2018年5月21日
RTL基本知识：缺少“；”引起的问题
摘要： 在使用Verilog进行设计过程中，经常会遇到某些条件判断语句中的分支没有执行，有些for循环仅执行一次的情况，特别是在过程性赋值语句中。其中很大一部分是因为错误使用了“；”导致的。因为Verilog源自C语言，根据其语言特性，“；”在Verilog中本身是一条单独的空语句，只是岂不进行任何具体操作 阅读全文
posted @ 2018-05-21 21:43 魏老师说IC 阅读(297) 评论(0) 推荐(0) 编辑