2018年5月18日
RTL基本知识：线网或变量宽度与端口宽度不匹配
摘要： 在使用Verilog进行数字设计或者构建验证平台时,如果连接模块端口的线网或变量的宽度与端口定义的宽度不一致,在进行仿真时将有可能出现逻辑功能与期望不一致的情况，本文将对此类情况进行示例分析。 首先，在IEEE 1364-2001中，模块的端口对于信号的传输类似于连续赋值语句对于信号的传递，因此，对 阅读全文
posted @ 2018-05-18 11:58 魏老师说IC 阅读(623) 评论(0) 推荐(0) 编辑