2018年5月3日
RTL基本知识：全加器设计（VHDL）
摘要： 【设计要求】 使用层次化设计方法，用VHDL语言设计四位二进制全加器，并进行仿真。 【设计目的】 考查对于VHDL元件例化语法的熟悉程度； 考查对于数字电路中全加器工作原理的理解； 【设计思路】 用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加 阅读全文
posted @ 2018-05-03 20:57 魏老师说IC 阅读(5277) 评论(0) 推荐(0) 编辑