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魏老师说IC
在这里,读懂集成电路! ===================== “魏老师说IC”致力于推动集成电路事业的发展及集成电路专业人才的培养工作,为广大集成电路设计从业人员和试图进入集成电路设计行业的朋友提供一个学习交流的平台。聚焦于rtl/dc/pt/icc/dft这几个领域,希望能给大家分享多年的工程经验!更多资讯,请关注微信公众号“芯光灿烂”!欢迎转发,欢迎传播
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2018年4月28日
RTL基本知识:缺失分号的后果
摘要: 在使用Verilog进行设计过程中,经常会遇到某些条件判断语句中的分支没有执行,有些for循环仅执行一次的情况,特别是在过程性赋值语句中。其中很大一部分是因为错误使用了“;”导致的。因为Verilog源自C语言,根据其语言特性,“;”在Verilog中本身是一条单独的空语句,只是岂不进行任何具体操作
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posted @ 2018-04-28 23:22 魏老师说IC
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