elegang - 博客园

FPGA那些事 --经典总结

摘要：规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开... 阅读全文

posted @ 2014-11-25 17:55 elegang 阅读(2907) 评论(0) 推荐(0) 编辑

基于verilog的FPGA编程经验总结(XILINX ISE工具)

摘要： verilog FPGA编程经验阅读全文

posted @ 2014-11-25 17:26 elegang 阅读(2323) 评论(0) 推荐(0) 编辑

使用Windows Live Writer 2012和Office Word 2013 发布文章到博客园全面总结

摘要：【超详细教程】使用Windows Live Writer 2012和Office Word 2013 发布文章到博客园全面总结去年就知道有这个功能，不过没去深究总结过，最近有写网络博客的欲望了，于是又重新拾起这玩意儿。具体到底是用Windows Live Writer 2012还是用Word 201... 阅读全文

posted @ 2014-11-12 22:22 elegang 阅读(676) 评论(0) 推荐(0) 编辑

ModelSim仿真入门

摘要： modelsim仿真，modelsim软件介绍，功能仿真，时序仿真阅读全文

posted @ 2014-11-12 21:56 elegang 阅读(37823) 评论(0) 推荐(10) 编辑

【转】关于FPGA中建立时间和保持时间的探讨

摘要：保持时间，建立时间，时钟同步，异步电路阅读全文

posted @ 2014-11-12 21:33 elegang 阅读(4249) 评论(0) 推荐(0) 编辑

VHDL学习之TEXTIO在仿真中的应用

摘要： TEXTIO 在VHDL 仿真与磁盘文件之间架起了桥梁，使用文本文件扩展VHDL 的仿真功能。本文介绍TEXTIO 程序包，以一个加法器实例说明TEXTIO 的使用方法，最后使用ModelSim 对设计进行仿真，并分析仿真结果。在对VHDL 源程序进行仿真时，由于有的输入输出关系仅仅靠输入波形或编... 阅读全文

posted @ 2014-09-19 21:28 elegang 阅读(1321) 评论(0) 推荐(0) 编辑

信号边沿检测总结

摘要：在FPGA逻辑电路中，输入信号的边缘检测是一个常用的操作，这算是FPGA的基本功之一。信号边缘检测应用十分广泛，例如：通信协议的时序操作，按键的检测等，都应用到按键的检测。按键的检测分为上升沿和下降沿两种，基本的检测思想是一致的。在博客园里，大家也都讨论到了信号的边沿检测，这里我只是做个总... 阅读全文

posted @ 2014-09-19 21:21 elegang 阅读(2202) 评论(0) 推荐(0) 编辑

Verilog HDL中阻塞语句和非阻塞语句的区别

摘要： VerilogHDL,阻塞语句,非阻塞语句阅读全文

posted @ 2014-09-19 20:50 elegang 阅读(28571) 评论(0) 推荐(1) 编辑