摘要：
每三个时钟周期中检测输入w，若w的高电平个数恰好为2，则输出一个高电平。 module top_module ( input clk, input reset, // Synchronous reset input s, input w, output z ); reg [3:0]cs,ns; pa 阅读全文
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先从熟悉的十进制说起：1，2，3，4，5，6，7，8，9代表正数（前面+号可以省略），-1，-2，-3，-4，-5，-6，-7，-8，-9代表复数，0唯一。其中，前面的+号和-号代表的实际上是人为规定分别代表正数和负数，后面的数进行数值运算。两个正数相加仍是正数，两个负数相加仍是负数，一个正数一个负 阅读全文
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module top_module ( input clk, input reset, // Synchronous reset input data, output start_shifting); reg[4:0]cs,ns; parameter IDLE=5'b00001,s1=5'b0001 阅读全文
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首先我们思考一个问题，为什么在异步FIFO设计中需要使用Gray Code？ 之前在同步FIFO设计中我们提到，同步FIFO设计的关键在于写满和读空的判断，而在异步FIFO的设计中同样也是如此。不同的点在于：在同步FIFO中，读写指针属于同一个时钟域，可以直接进行比较；而在异步FIFO中，读写指针属 阅读全文
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在数字集成电路设计中，通常采用的是同步时钟的设计方法。在一个理想的全局时钟的控制下，只要电路的各个环节都实现了时序收敛，整个电路就可以可靠地实现预定的功能。但从实际应用的角度出发，一块复杂的SoC芯片上只用一个全局同步的时钟来设计是不经济的，此外，一块芯片的输入信号可能是来自另一块时钟完全不同步的芯 阅读全文
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FIFO类似于一根管道，先进的数据先出。FIFO的要点在于对于写满和读空的判断，而写满与读空的判断又依赖于读指针/读地址寄存器和写指针/写地址寄存器的比较。 一组递增的读/写指针用来实现先写的数据先被读出。初始时，读写指针都为0，即指向双端口Memory的同一地址，每一次FIFO写动作都会将数据写入 阅读全文
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1. 同步电路 1.1同步电路的定义 所谓同步电路，即电路中所有受时钟控制的单元，如触发器（Flip Flop）或寄存器（Register），全部由一个统一的全局时钟控制。 如图所示，触发器R1和R2都由一个统一的时钟clk来控制时序，在R1和R2之间有一堆组合逻辑，这就是一个最简单的同步电路。 1 阅读全文
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状态机全称是有限状态机（Finite State Machine、FSM），是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。 状态机可根据控制信号按照预先设定的状态进行状态转移，这就出现了如何对状态进行有效编码的问题。编码方式，最简单的就是直接使用二进制编码进行表示，除此之外还有使用 阅读全文
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图1 串口接收时序图 图2 串口接收时序框图 串口接收的信号 rx 相对于 FPGA 内部信号来说是一个异步信号，如不进行处理直接将其输入使用，容易出现时序违例导致亚稳态。因此这里就需要先将信号同步到 FPGA 的时钟域内才可以供后续模块使用，常见的同步方法即使用两级触发器，也就是使用触发器对信号打 阅读全文
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恢复内容开始 通用异步收发传输器（Universal Asynchronous Receiver/Transmitter，UART）是一种异步收发传输器，其在数据发送时将并行数据转换成串行数据来传输，在数据接收时将接收到的串行数据转换成并行数据，可以实现全双工传输和接收。它包括了 RS232、RS4 阅读全文