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2022年1月18日
时序分析中的短路径问题
摘要: 整个芯片中时钟信号到达时间的差异称为时钟偏移。时序必须满足寄存器建立和保持时间的要求是基本的设计原则。数据传播延迟和时钟偏移都用于与之相关的计算。对于同一时钟边沿偏移较大的寄存器,如果顺序相邻,那么在向其提供时钟时,就会有违背时序的潜在风险,甚至使功能失效。这是 ASIC设计失败最主要的原因。图2.
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posted @ 2022-01-18 15:40 耐心的小黑
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