2021年10月16日
Verilog 图像数据时序生成(timing_gen/output)
摘要： 一、要求 图像输出时序如下图所示，其中VSYNC_OUT为场同步信号，HSYNC_OUT为行同步信号，DATA_OUT为16bit图... 阅读全文
posted @ 2021-10-16 20:44 耐心的小黑 阅读(454) 评论(0) 推荐(0) 编辑