2020年10月17日
verilog 中的可综合与不可综合
摘要： 一、什么是综合? Verilog HDL或VHDL都只是一种硬件的描述语言，并且允许在不同的抽象层次上对电路进行建模。Verilog... 阅读全文
posted @ 2020-10-17 17:19 耐心的小黑 阅读(278) 评论(0) 推荐(0) 编辑