2020年10月3日
verilog 24进制+60进制 模拟时钟计数器
摘要： 1、RTL代码 module clock_24_60( clk, rst, hour_h, hour... 阅读全文
posted @ 2020-10-03 23:41 耐心的小黑 阅读(389) 评论(0) 推荐(0) 编辑
verilog 实现8位有符号加法器
摘要： 一、有符号加法器 对于同一个加法器来说，其实输入无论是有符号数还是无符号数都是可以的。以我之前写的8位二进制加法器：传送门 为例，第... 阅读全文
posted @ 2020-10-03 22:29 耐心的小黑 阅读(990) 评论(0) 推荐(0) 编辑
verilog 实现32位加法器（超前进位）
摘要： 一、功能概述： 先行进位加法器是对普通的全加器进行改良而设计成的并行加法器，主要是针对普通全加器串联时互相进位产生的延迟进行了改良。... 阅读全文
posted @ 2020-10-03 18:33 耐心的小黑 阅读(781) 评论(0) 推荐(0) 编辑
verilog 实现8位无符号除法器
摘要： 一、算法(非原创) 在Verilog HDL语言中虽然有除的运算指令，但是除运算符中的除数必须是2的幂，因此无法实现除数为任意整数的... 阅读全文
posted @ 2020-10-03 13:51 耐心的小黑 阅读(330) 评论(0) 推荐(0) 编辑