2020年9月27日
verilog 实现8位无符号加法器（串行进位）
摘要： 一、首先定义一个1位全加器 module adder_1bit(a,b,cin,sum,cout); input a,b,cin; ... 阅读全文
posted @ 2020-09-27 10:11 耐心的小黑 阅读(757) 评论(0) 推荐(0) 编辑