时序分析中的短路径问题

整个芯片中时钟信号到达时间的差异称为时钟偏移。时序必须满足寄存器建立和保持时间的要求是基本的设计原则。数据传播延迟和时钟偏移都用于与之相关的计算。对于同一时钟边沿偏移较大的寄存器，如果顺序相邻，那么在向其提供时钟时，就会有违背时序的潜在风险，甚至使功能失效。这是 ASIC设计失败最主要的原因。图2.42是两个顺序相邻触发器时钟偏移的例子。

时钟偏移中的短路径问题与触发器的保持时间违背很相似。在两个相邻触发器之间的数据传播延迟比时钟偏移还短时，就会出现该问题。图2.43中的电路图和时序图可以说明短路径问题。

由于同一个时钟沿到达第二个触发器比新数据要慢，因此第二个触发器在与第一个触发器同样的边沿处，切换为与第一个触发器同样的值。这会使U2在与U1同一个边沿处移位同样的数据，最终导致功能错误。

在两个顺序上相邻的触发器之间的数据路径传播延迟比两者之间的时钟偏移小时，会出现时钟偏移和短路径问题。图2.44中的延迟如下所示。

T_cq1：第一个触发器的时钟输出延迟。
T_rdq1：从第一个触发器的输出到第二个触发器输入的传播延迟。
T_ck2：第二个触发器的时钟到达时间与第一个触发器的时钟到达时间之差。

当T_ck2 > T_cq1 + T_rdq1 - T_HOLD2时，会出现明显的短路径问题。这里的T_HOLD2是第二个触发器的保持时间。