FPGA 16bit 串口发送程序设计
串口是“串行接口”的简称，即采用串行通信方式的接口。串行通信将数据字节分成一位一位的形式在一条数据线上逐个传送，其特点是通信线路简单，但传输速度较慢。因此串口广泛应用于嵌入式、工业控制等领域中对数据传输速度要求不高的场合。
一、串口通信介绍
串行通信分为两种方式：同步串行通信和异步串行通信。同步串行通信需要通信双方在同一时钟的控制下，同步传输数据；异步串行通信是指通信双方使用各自的时钟控制数据的发送和接收过程。
UART 是一种采用异步串行通信方式的通用异步收发传输器（universal asynchronous receiver-transmitter），它在发送数据时将并行数据转换成串行数据来传输，在接收数据时将接收到的串行数据转换成并行数据。
UART 串口通信需要两根信号线来实现，一根用于串口发送，另外一根负责串口接收。UART 在发送或接收过程中的一帧数据由 4 部分组成，起始位、数据位、奇偶校验位和停止位，如下图所示。其中，起始位标志着一帧数据的开始，停止位标志着一帧数据的结束，数据位是一帧数据中的有效数据。校验位分为奇校验和偶校验，用于检验数据在传输过程中是否出错。奇校验时，发送方应使数据位中 1 的个数与校验位中 1 的个数之和为奇数；接收方在接收数据时，对 1 的个数进行检查，若不为奇数，则说明数据在传输过程中出了差错。同样，偶校验则检查 1 的个数是否为偶数。
UART 通信过程中的数据格式及传输速率是可设置的，为了正确的通信，收发双方应约定并遵循同样的设置。数据位可选择为 5、6、7、8 位，其中 8 位数据位是最常用的，在实际应用中一般都选择 8 位数据位；校验位可选择奇校验、偶校验或者无校验位；停止位可选择 1 位（默认），1.5 或 2 位。串口通信的速率用波特率表示，它表示每秒传输二进制数据的位数，单位是 bps（位/秒），常用的波特率有 9600、19200、38400、57600 以及 115200 等。
在设置好数据格式及传输速率之后，UART 负责完成数据的串并转换，而信号的传输则由外部驱动电路实现。
你可能会发现，串口发送的一帧中数据位只能为5、6、7、8 位，也就是一次最多发送8bit的数据。
最近在做一个项目，需要将图像数据保存到本地。想法是先将到来的图像数据写入RAM中，然后再读出来并用串口发送出去，串口调试助手一般都可以保存接收的数据到本地，这样就可以将图像数据保存到本地了。但是我的图像数据是16位的，我需要保存全部bit，不能截断后直接使用8bit串口发送的程序，所以就干脆利用状态机设计一个16bit的串口发送模块吧。
下面介绍一下该模块大概的设计思路，以下展示的并不是完整的verilog代码，因为代码中还涉及到图像数据读写以及一些其他的逻辑，这里就不展示了。
二、程序设计
1、发送模块：uart_send
module uart_send(
input sys_clk, //系统时钟
input sys_rst_n, //系统复位，低电平有效
input uart_en, //发送使能信号
input [7:0] uart_din, //待发送数据
output uart_tx_busy, //发送忙状态标志
output reg uart_txd //UART发送端口
);
//parameter define
parameter CLK_FREQ = 50000000; //系统时钟频率
parameter UART_BPS = 9600; //串口波特率
localparam BPS_CNT = CLK_FREQ/UART_BPS; //为得到指定波特率，对系统时钟计数BPS_CNT次
//reg define
reg uart_en_d0;
reg uart_en_d1;
reg [15:0] clk_cnt; //系统时钟计数器
reg [ 3:0] tx_cnt; //发送数据计数器
reg tx_flag; //发送过程标志信号
reg [ 7:0] tx_data; //寄存发送数据
//wire define
wire en_flag;
//*****************************************************
//** main code
//*****************************************************
//在串口发送过程中给出忙状态标志
assign uart_tx_busy = tx_flag;
//捕获uart_en上升沿，得到一个时钟周期的脉冲信号
assign en_flag = (~uart_en_d1) & uart_en_d0;
//对发送使能信号uart_en延迟两个时钟周期
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
uart_en_d0 <= 1'b0;
uart_en_d1 <= 1'b0;
end
else begin
uart_en_d0 <= uart_en;
uart_en_d1 <= uart_en_d0;
end
end
//当脉冲信号en_flag到达时,寄存待发送的数据，并进入发送过程
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
tx_flag <= 1'b0;
tx_data <= 8'd0;
end
else if (en_flag) begin //检测到发送使能上升沿
tx_flag <= 1'b1; //进入发送过程，标志位tx_flag拉高
tx_data <= uart_din;//寄存待发送的数据
end
//计数到停止位结束时，停止发送过程
else if ((tx_cnt == 4'd9) && (clk_cnt == BPS_CNT -(BPS_CNT/16))) begin
tx_flag <= 1'b0; //发送过程结束，标志位tx_flag拉低
tx_data <= 8'd0;
end
else begin
tx_flag <= tx_flag;
tx_data <= tx_data;
end
end
//进入发送过程后，启动系统时钟计数器
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
clk_cnt <= 16'd0;
else if (tx_flag) begin //处于发送过程
if (clk_cnt < BPS_CNT - 1)
clk_cnt <= clk_cnt + 1'b1;
else
clk_cnt <= 16'd0; //对系统时钟计数达一个波特率周期后清零
end
else
clk_cnt <= 16'd0; //发送过程结束
end
//进入发送过程后，启动发送数据计数器
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
tx_cnt <= 4'd0;
else if (tx_flag) begin //处于发送过程
if (clk_cnt == BPS_CNT - 1) //对系统时钟计数达一个波特率周期
tx_cnt <= tx_cnt + 1'b1; //此时发送数据计数器加1
else
tx_cnt <= tx_cnt;
end
else
tx_cnt <= 4'd0; //发送过程结束
end
//根据发送数据计数器来给uart发送端口赋值
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
uart_txd <= 1'b1;
else if (tx_flag)
case(tx_cnt)
4'd0: uart_txd <= 1'b0; //起始位
4'd1: uart_txd <= tx_data[0]; //数据位最低位
4'd2: uart_txd <= tx_data[1];
4'd3: uart_txd <= tx_data[2];
4'd4: uart_txd <= tx_data[3];
4'd5: uart_txd <= tx_data[4];
4'd6: uart_txd <= tx_data[5];
4'd7: uart_txd <= tx_data[6];
4'd8: uart_txd <= tx_data[7]; //数据位最高位
4'd9: uart_txd <= 1'b1; //停止位
default: ;
endcase
else
uart_txd <= 1'b1; //空闲时发送端口为高电平
end
endmodule
2、接收模块：uart_recv
module uart_recv(
input sys_clk, //系统时钟
input sys_rst_n, //系统复位，低电平有效
input uart_rxd, //UART接收端口
output reg uart_done, //接收一帧数据完成标志
output reg [7:0] uart_data //接收的数据
);
//parameter define
parameter CLK_FREQ = 50000000; //系统时钟频率
parameter UART_BPS = 9600; //串口波特率
localparam BPS_CNT = CLK_FREQ/UART_BPS; //为得到指定波特率，
//需要对系统时钟计数BPS_CNT次
//reg define
reg uart_rxd_d0;
reg uart_rxd_d1;
reg [15:0] clk_cnt; //系统时钟计数器
reg [ 3:0] rx_cnt; //接收数据计数器
reg rx_flag; //接收过程标志信号
reg [ 7:0] rxdata; //接收数据寄存器
//wire define
wire start_flag;
//*****************************************************
//** main code
//*****************************************************
//捕获接收端口下降沿(起始位)，得到一个时钟周期的脉冲信号
assign start_flag = uart_rxd_d1 & (~uart_rxd_d0);
//对UART接收端口的数据延迟两个时钟周期
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
uart_rxd_d0 <= 1'b0;
uart_rxd_d1 <= 1'b0;
end
else begin
uart_rxd_d0 <= uart_rxd;
uart_rxd_d1 <= uart_rxd_d0;
end
end
//当脉冲信号start_flag到达时，进入接收过程
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
rx_flag <= 1'b0;
else begin
if(start_flag) //检测到起始位
rx_flag <= 1'b1; //进入接收过程，标志位rx_flag拉高
//计数到停止位中间时，停止接收过程
else if((rx_cnt == 4'd9) && (clk_cnt == BPS_CNT/2))
rx_flag <= 1'b0; //接收过程结束，标志位rx_flag拉低
else
rx_flag <= rx_flag;
end
end
//进入接收过程后，启动系统时钟计数器
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
clk_cnt <= 16'd0;
else if ( rx_flag ) begin //处于接收过程
if (clk_cnt < BPS_CNT - 1)
clk_cnt <= clk_cnt + 1'b1;
else
clk_cnt <= 16'd0; //对系统时钟计数达一个波特率周期后清零
end
else
clk_cnt <= 16'd0; //接收过程结束，计数器清零
end
//进入接收过程后，启动接收数据计数器
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
rx_cnt <= 4'd0;
else if ( rx_flag ) begin //处于接收过程
if (clk_cnt == BPS_CNT - 1) //对系统时钟计数达一个波特率周期
rx_cnt <= rx_cnt + 1'b1; //此时接收数据计数器加1
else
rx_cnt <= rx_cnt;
end
else
rx_cnt <= 4'd0; //接收过程结束，计数器清零
end
//根据接收数据计数器来寄存uart接收端口数据
always @(posedge sys_clk or negedge sys_rst_n) begin
if ( !sys_rst_n)
rxdata <= 8'd0;
else if(rx_flag) //系统处于接收过程
if (clk_cnt == BPS_CNT/2) begin //判断系统时钟计数器计数到数据位中间
case ( rx_cnt )
4'd1 : rxdata[0] <= uart_rxd_d1; //寄存数据位最低位
4'd2 : rxdata[1] <= uart_rxd_d1;
4'd3 : rxdata[2] <= uart_rxd_d1;
4'd4 : rxdata[3] <= uart_rxd_d1;
4'd5 : rxdata[4] <= uart_rxd_d1;
4'd6 : rxdata[5] <= uart_rxd_d1;
4'd7 : rxdata[6] <= uart_rxd_d1;
4'd8 : rxdata[7] <= uart_rxd_d1; //寄存数据位最高位
default:;
endcase
end
else
rxdata <= rxdata;
else
rxdata <= 8'd0;
end
//数据接收完毕后给出标志信号并寄存输出接收到的数据
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
uart_data <= 8'd0;
uart_done <= 1'b0;
end
else if(rx_cnt == 4'd9) begin //接收数据计数器计数到停止位时
uart_data <= rxdata; //寄存输出接收到的数据
uart_done <= 1'b1; //并将接收完成标志位拉高
end
else begin
uart_data <= 8'd0;
uart_done <= 1'b0;
end
end
endmodule
3、顶层模块
因为串口发送时一次最多发送8bit，所以我们可以将16bit的数据分两次依次发送出去，先发送高8位，再发送低8位。此时可以选择使用状态机来实现该逻辑。
① 先定义好状态机所需的相关变量
//----------------------------------------------------------------------
//-- 要想发送16位数据，需要定义一个状态机，先发送低8位，再发送高8位
//----------------------------------------------------------------------
reg [2:0] state_c ;
reg [2:0] state_n ;
localparam idle = 3'b000 ;
localparam send_high_pre = 3'b001 ;
localparam send_high = 3'b010 ;
localparam send_low_pre = 3'b011 ;
localparam send_low = 3'b100 ;
② 状态机第一段
//----------------------------------------------------------------------
//-- 状态机第1段
//----------------------------------------------------------------------
always @(posedge clk_out or negedge sys_rstn)begin
if(!sys_rstn)
state_c <= idle;
else
state_c <= state_n;
end
③ 状态机第二段
这里做了uart_tx_busy信号的下降沿检测，因为它的下降沿标志着一次8bit数据发送完成。此时就可以由send_high进入send_low_pre状态，或者由send_low进入send_high_pre状态。也即由发送低位的状态进入到发送高位的状态，或者反过来。
//----------------------------------------------------------------------
//-- 状态机第2段
//----------------------------------------------------------------------
(*mark_debug = "true"*)wire uart_tx_busy; //UART发送忙状态标志
(*mark_debug = "true"*)reg uart_tx_busy_reg;
always@(posedge clk_out or negedge sys_rstn) begin
if(!sys_rstn)
uart_tx_busy_reg <= 1'b0;
else
uart_tx_busy_reg <= uart_tx_busy;
end
assign uart_tx_busy_neg = !uart_tx_busy && uart_tx_busy_reg;//下降沿检测，标志一次8bit的传输完成
always @(*)begin
case(state_c)
idle: begin
if(send_cnt == data_num)begin
state_n = idle;
end
else begin
if(write_done)begin
state_n = send_high_pre;
end
else begin
state_n = state_c;
end
end
end
send_high_pre: begin
state_n = send_high;
end
send_high: begin
if(uart_tx_busy_neg)//下降沿，标志着一次8bit传输结束
state_n = send_low_pre;
else
state_n = state_c;
end
send_low_pre: begin
state_n = send_low;
end
send_low: begin
if(uart_tx_busy_neg)//下降沿，标志着一次8bit传输结束
if(send_cnt == data_num)
state_n = idle;
else
state_n = send_high_pre;
else
state_n = state_c;
end
endcase
end
④ 状态机第三段
每一个循环中，前三个状态都将rd_en拉高，最后一个状态拉低。这样每进入一个新的循环，也就是每开始发送一个新的16bit数据，第一个状态时rd_en都是从低到高，也就是可以检测到上升沿，表示开始读取一个新的数据。
//----------------------------------------------------------------------
//-- 状态机第3段
//----------------------------------------------------------------------
(*mark_debug = "true"*)reg uart_en;
(*mark_debug = "true"*)reg [7:0] uart_in;
(*mark_debug = "true"*)reg rd_en;
(*mark_debug = "true"*)wire [15:0]uart_data;
always @(posedge clk_out or negedge sys_rstn)begin
if(!sys_rstn)begin
uart_en <= 0;
uart_in <= 0;
rd_en <= 0;
end
else if(state_c == send_high_pre)begin
uart_en <= 0;
uart_in <= 0;
rd_en <= 1;
end
else if(state_c == send_high)begin
uart_en <= 1;
rd_en <= 1;
uart_in <= uart_data[15:8];//发送高8位
end
else if(state_c == send_low_pre)begin
uart_en <= 0;
rd_en <= 1;
uart_in <= 0;
end
else if(state_c == send_low)begin
uart_en <= 1;
rd_en <= 0;
uart_in <= uart_data[7:0];//发送低8位
end
else begin
uart_en <= 0;
uart_in <= 0;
rd_en <= rd_en;
end
end
⑤ 例化8bit串口发送程序
uart_en_or是为了展宽uart_en信号，因为图像数据的时钟是60M，串口发送的时钟如果比60M低的话，就需要考虑不同时钟域里的数据同步。8bit串口发送程序在本文开头提到的另一篇文章里有。FMC_accept模块里，会对rd_en信号进行上升沿检测，作为从ram中读取16bit数据的真正的使能信号，而刚好此时状态机处于一个循环中的第一个状态。
//----------------------------------------------------------------------
//-- 例化模块
//----------------------------------------------------------------------
//parameter define
parameter CLK_FREQ = 25000000; //定义系统时钟频率
parameter UART_BPS = 115200; //定义串口波特率
//----------------------------------------------------------------------
//-- 异步电路设计
//-- uart_en是由60M的clk_out生成的，在uart_send模块中是由clk_uart采样的
//----------------------------------------------------------------------
reg uart_en_dly1 ;
reg uart_en_dly2 ;
reg uart_en_or ;
always @(posedge clk_out or negedge sys_rstn) begin
if (sys_rstn ==1'b0)
uart_en_dly1 <= 1'b0;
else
uart_en_dly1 <=uart_en;
end
always @(posedge clk_out or negedge sys_rstn) begin
if (sys_rstn ==1'b0)
uart_en_dly2 <= 1'b0;
else
uart_en_dly2 <= uart_en_dly1 ;
end
always @(posedge clk_out or negedge sys_rstn) begin
if (sys_rstn ==1'b0)
uart_en_or <= 1'b0;
else
uart_en_or <= uart_en & uart_en_dly1 & uart_en_dly2;
end
//串口发送模块
uart_send #(
.CLK_FREQ (CLK_FREQ), //设置系统时钟频率
.UART_BPS (UART_BPS)) //设置串口发送波特率
u_uart_send(
.sys_clk (clk_uart),
.sys_rst_n (sys_rstn),//sys_rstn & locked
.uart_en (uart_en_or),//发送使能信号，每发送完8bit之后拉低一会，然后再拉高，通过检测上升沿触发下次发送
.uart_din (uart_in),//发送的数据，每次发送8位
.uart_tx_busy (uart_tx_busy),//通过检测该信号的下降沿，判断发送一次8位数据结束
.uart_txd (uart_txd)//uart串行发送信号
);
//提供串口发送数据uart_data
FMC_accept u_FMC_accept(
.rst_n (sys_rstn),
.clk (clk_out),
.vsync (vsync_right),
.hsync (hsync_right),
.dout (ot_data),
.uart_clk (clk_uart),//clk_uart频率 = CLK_FREQ
.rd_en (rd_en),//读使能信号，等待uart每发送完16bit数据有效一次
.write_done (write_done),
.uart_data (uart_data)//每次读取的16bit图像数据
);
三、总结
因为这不是完整的代码，所以只需要关注状态机是如何实现的即可。重点在于如何利用四状态的状态机读取16bit数据，然后依次将高8位和低8位发送出去。
