摘要：
整个芯片中时钟信号到达时间的差异称为时钟偏移。时序必须满足寄存器建立和保持时间的要求是基本的设计原则。数据传播延迟和时钟偏移都用于与之相关的计算。对于同一时钟边沿偏移较大的寄存器，如果顺序相邻，那么在向其提供时钟时，就会有违背时序的潜在风险，甚至使功能失效。这是 ASIC设计失败最主要的原因。图2. 阅读全文
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一、面积优化 系统进行面积优化其实就是进行资源优化，主要有以下三种方向： 串行化逻辑优化资源共享 二、速度优化 系统进行速度优化其实就是提高系统的运行速度，主要有以下几种方向： 使用流水线寄存器配平关键路径优化并行化消除代码的优先级 具体的内容可以参考以下文章： 数字电路基础：系统设计优化 阅读全文
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一、ROM 只读存储器（Read-Only Memory,ROM）以非破坏性读出方式工作,只能读出无法写入信息。信息一旦写入后就... 阅读全文
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有关数据传输模型以及建立时间和保持时间的知识请参考下面两篇文章： 数据传输模型Verilog 建立时间和保持时间 一、时序违例的原因... 阅读全文
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零、前言 关于异步FIFO如何设计请参考之前的一篇文章：手写异步FIFO。 关于异步FIFO的空满现象可以参考：你真的理解异步FIF... 阅读全文
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作者：星雨夜澈 出处：http://www.cnblogs.com/dxs959229640/ 数字IC设计中我们经常会遇... 阅读全文
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一、前言 我们的都知道FIFO中有两个特别重要的信号，那就是空满信号。在异步FIFO中，空满信号的判断要比同步FIFO稍微复杂一些，... 阅读全文
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零、前言 关于同步FIFO如何设计请参考之前的一篇文章：手写同步FIFO。 关于异步FIFO如何设计请参考之前的一篇文章：手写异步F... 阅读全文
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一、前言 当数据的位宽不是很长时，此类问题可以使用移位寄存器来解决。我们将输入数据不断的右移，这样每次只需要对最后一bit进行判断。... 阅读全文
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一、动态时序模拟 动态时序模拟是在验证功能的同时验证时序，需要输入向量作为激励。随着规模增大，所需要的向量数量以指数增长,验证所需时... 阅读全文