2014年7月15日
verilog中wire与reg类型的区别
摘要： 每次写verilog代码时都会考虑把一个变量是设置为wire类型还是reg类型，因此把网上找到的一些关于这方面的资料整理了一下，方便以后查找。 wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。 不指定就默认为1位wire类型。专门指定出wire类型... 阅读全文
posted @ 2014-07-15 22:01 wzd5230 阅读(6529) 评论(0) 推荐(0) 编辑