摘要： modelsim仿真的成功关键在于——局部变量的初始化。对于最重要的clk，在initial里，clk=0，然后forever #2 clk=~clk；可以产生时钟信号。在编写verilog文件时，就要使用RST，使得每次按下RST时就将所有非输出输入变量变为0或者初始化值。在testbench里有... 阅读全文