各种小芯片Chiplet的机遇
各种小芯片Chiplet的机遇
进入后摩尔定律时代，先进封装成为半导体产业的新显学，小晶片的异质整合商机更是众厂商磨刀霍霍的兵家必争之地。
在半导体芯片制造的过程中，当芯片从晶圆厂被生产出来之后，必须经过最后一道非常关键的步骤，才能变成具备不同功能的元件，这个步骤就是：封装测试。所谓封装，将晶片连上印刷电路板或其他电子元件，让讯号与电流能够顺利地传递，测试则是在芯片制作过程的各个阶段，进行不同程度的检测，确认晶片的可靠度以及良率，两者都是在晶片制造的过程当中不可或缺的重要程序。
在封装的同时，为了能够达到更高的效能，晶片整合就成为各厂商着重发展的重中之重，先前因为受限于异质芯片整合（Heterogeneous Integration）的制程存在着不小的差异，两者整合起来的良率也相对偏低，再加上过去封装厂多半采取分工模式，以致制程大多仍然是以同质晶片整合为主。基于台湾半导体供应链完善，又具备顶尖晶圆代工的产业优势，台湾的封装厂商在同质芯片整合的布局已行之有年，确实可以说是相当成熟。
先进封装市场爆发式成长
在后摩尔定律时代对晶片性能要求持续提升的带动之下，半导体产业的供应链厂商，日益增加在先进封装领域的投资，根据市场知名研究机构Yole日前发表的先进封装市场报告，预测2020～26年间，先进封装市场将以年复合成长率7.9％的强劲气势大幅成长，到2025年为止，市场营收就将突破420亿美元的规模水准，大约是传统封装市场预期成长率的三倍之多，以2.5D/3D堆叠ＩＣ、嵌入式芯片封装（Embedded Die; ED）和扇出型封装（Fan-Out; FO）为成长最快的三大技术平台，年复合成长率分别为二一％、十八％和十六％。
确实，随着晶圆代工产业逐渐迈向高阶制程，制程越来越精密，尤其进入七纳米后，能够整合的项目就比以往更加多元，包括逻辑电路（Logic）、射频（RF）电路、MEMS（微机电）、感测器（Sensor）等等各种不同的芯片在内，都需要被整合在同一个封装当中。提供异质芯片整合制程的整体解决方案就理所当然地跃上台面，成为整个半导体产业未来的发展趋势，
所谓异质芯片整合制程，就是将各种不同小芯片（Chiplet）包括了记忆体及逻辑芯片等，透过先进封装制程紧密集合在一起。随着先进制程的不断发展，原先传统的２Ｄ封装已经无法达到相关的需求，芯片厂商逐渐转向3D IC，如WoW（Wafer-on-Wafer）、甚至CoW（Chip-on-Wafer）等的技术研发，这种新型态的３Ｄ堆叠晶片制程技术就替异质芯片整合带来了更多发展的想像空间。
过去是将同质晶粒封装在一起，现在则是把两个、甚至多个不同性质的电子元件（如逻辑芯片、感测器、记忆体等）整合进单一封装里；或从芯片的布局下手，利用2.5D/3D等多维度空间设计，将不同电子元件堆叠、整合在一个芯片中，解决空间限制，达到改善功耗和效能、大幅缩小体积的效果。
一旦整合的项目增加，相关制程的复杂度与难度也就随之大幅成长，为使芯片变得更加轻薄短小达到终端的要求，半导体产业确实迎来更多需要系统单芯片整合的挑战，衍生出了系统封装（System in Package）的相关商机，综观现在所有一线的半导体业者，包括：台积电、三星（Samsung）、英特尔（Intel）在内，也都致力于异质芯片整合制程的发展。
若是从当前各厂商的布局来看，从专门委外的封测代工厂（OSAT）到晶圆代工厂，针对布局异质整合封装技术，确实都是磨刀霍霍、各拥优势，封测厂主要布局SIPon Substrate、低密度扇出型晶圆级封装（FOWLP）以及高密度晶圆级封装等，同时，也有封测厂布局2.5D IC；晶圆代工厂则是主要布局高密度晶圆级封装、2.5D Interposer和3D IC等等。
台积电打造「3D Fabric」平台
为了维持公司居于业界的领先地位，过去只将目光专注在晶圆代工业务的台积电从2009年起，开始跨入封装领域，结合先进制程的晶圆代工，以提供客户从前段晶圆代工到后段封测的一条龙统包服务，将目标锁定在人工智能（ＡＩ）及高效运算（ＨＰＣ）市场，如今布局先进封装技术领域多年终于迎来开花结果之时。
目前台积电已经量产的两大封装技术分别是InFO（整合扇出型封装）及CoWoS（基板上晶圆上芯片封装）。InFO封装技术其实就是先前因为制程良率始终无法提升，所以并未获得相关半导体厂商的大量采用的FOWLP（Fan-Out Wafer level Package）。一直到台积电以FOWLP技术为基础加以改良，并于一五年提出InFO技术，将十6纳米的逻辑SoC芯片和DRAM芯片做整合，才算是正式获得市场的认同。由于该技术可达到功耗较低的效果，能强调散热，可以符合体积小、高频宽的应用，特别适合用在智能手机、平板电脑和物联网芯片之上，因此，在台积电2016年正式量产后就被应用在不少终端产品之上。
回过头来看，台积电成功量产2.5D先进封装制程，提供客户一系列InFO晶圆级封装技术，针对高效能运算晶片提供CoWoS封装制程的成果，可说是宣告着半导体业已经进入下一个全新世代。近来，针对先进封装的布局，台积电更是频频在各大公开场合向市场报喜，日前在「Semicon Taiwan 2021线上论坛」当中，台积电就宣布目前已将先进封装相关技术整合为「3DFabric」平台，前段技术包含整合芯片系统（SoIC），后段组装测试相关技术包含InFO以及CoWoS系列，可让客户们自由选配。
针对目前的产业状况，台积电营运／先进封装技术暨服务副总经理廖德堆也直言，随着先进制程迈向三纳米以下的更先进技术前进的同时，系统整合单芯片（System on Integrated Chips；SoIC）的小芯片先进封装技术就成为这当中不可或缺的解决方案，台积电运用小晶片整合技术，让2.5D异质封装提升芯片效能，换句话说，小晶片的异质芯片设计已经成为当前半导体市场的新显学。
为了加快布局小芯片先进封装技术，目前台积电正积极打造创新的3D Fabric先进封测制造基地，到时候厂房将会具备先进测试、SoIC和2.5D先进封装的产线，进度最快的SoIC可望导入机台，至于2.5D先进封装厂房则是计画将在2022年到位，台积电针对小芯片异质整合及先进封装积极卡位布局的企图心不言而喻。
日月光手握产业优势
国内封装龙头大厂日月光投控当然也不遑多让，挟带着在封装领域当中耕耘多年的优势，日月光在SiP先进封装技术可说是已握有先机，确实，日月光从最早期的传统钉架式封装、ＱＦＮ（四方平面无引脚）、球栅阵列封装、高阶覆晶封装及扇出型封装的2.5D或3D都有相当丰富的经验，将上述技术一字排开来，全都可以替客户进行异质整合的系统级封装，提供客户一条龙的服务，各地客户委托进行异质整合案越来越多，未来将成为下一阶段的成长动能。
算一算Chiplet的成本！
Chiplet最近可谓是风口正劲，但是芯片行业并不是简简单单比拼谁能做出来就可以，需要通过大规模量产催动行业更新，要考虑产品良率、封装良率、各种成本等等。在这个前提下，只有chiplet折算能够明显超过传统soc方案，才能够被非常好的推广。专门算算钱。数据皆真实可考，一部分获取于2021年自己的芯片加工与封装等，一部分借助于chiplet产业联盟所获取。
摘要/导读
多芯片集成技术被业界广泛认为是摩尔定律的延续，节省成本是其广为人知的优势之一，但是很少有工作能够定量地展示多芯片集成系统对比单芯片的成本优势。基于三种典型的多芯片2.5D集成技术，建立了一个定量的多芯片系统成本模型，提出了一套分析方法，从良品率提高、芯片和封装复用以及异构集成等多方面分析了多芯片系统的成本效益。文章被Design Automation Conference (DAC) 2022录用。清华交叉院博士研究生冯寅潇是该论文的第一作者，清华大学交叉院助理教授马恺声是该论文的通讯作者。
近年来，包括AMD、intel和华为在内的工业界推出了大量的多芯片集成产品，多芯片架构的经济性已逐渐成为人们的共识。然而，在实践中，由于封装成本和Die-to-Die互连接口的开销，多芯片系统的成本优势并不容易实现。与传统的单芯片系统相比，多芯片集成系统的成本计算变得更加复杂，如果不经过认真评估，盲目采用多芯片架构，会导致更高的成本。因此，建立一个名叫“Chiplet精算师”的成本模型，利用此模型对多芯片集成系统的成本效益进行了精致的评估，回答了架构设计者所面临的诸多难题：
- 该采用何种封装集成方案？
- 该把整个系统拆成多少小芯片？
- 是否应该在多个系统间复用封装？
- 如何复用芯片？
- 如何发挥异构集成的优势？
具体的模型细节和考虑因素见最后。
来看看用以上成本模型得到的一些结论：
1.不是所有的芯片在经济上都适合用Chiplet技术。
这张图中的9个柱状图，都是RE Cost（recurring engineering cost，可以理解成不考虑一次性投入，生产一片芯片的钱），横向是14nm，7nm，5nm，纵向是几个chiplets封装。
再看一个详细的图，上图中7nm，5个chiplets拼一起放大版。图的横轴是面积，纵轴是单位面积成本。四种封装方式为：SoC，MCM封装，InFO，2.5D封装。
如果在200平方毫米以下，没有必要做chiplets。真正有收益的时候在800平方毫米以上的大芯片。这是为什么今天超大的芯片用chiplets方案，因为经济上确实是更合适的。
另外，伴随先进封装而来的大量测试、封装成本，极先进的封装都非常昂贵，甚至数倍于硅的成本，首要解决的是能不能做大芯片的问题。未来随着封装价格的下降，chiplets路线会越来越有收益。
MCM和InFO成本相对更低，更划算，预计基于先进封装里面的基础封装的芯片会更早起量。
2.多芯片集成在越先进工艺下(如5nm)越具有显著的优势，在800mm2面积的单片系统中，硅片缺陷导致的额外成本占总制造成本的50%以上。对于成熟工艺(14nm)，尽管产量的提高也节省了高达35%的成本，但由于D2D接口和封装开销(MCM：>25%，2.5D：>50%)，多芯片的成本优势减弱。
3.虽然制造成本是需要考虑的主要成本，但一次性投入的成本往往是决定性的，特别是对于没有巨大产量保障的产品。对于单个系统，单独做每个小芯片，都存在很高的一次性投入成本，如流片时掩膜板的成本，因此多芯片架构导致总的一次性投入成本非常高(50万产量时占到总成本的36%)。对于5nm系统，当产量达到2千万时，多芯片架构开始带来回报。
如果单一企业想要靠着自研全部的小芯片来搭建芯片，只有一款芯片的话，并不划算。但是确实能带来比如高中低档次芯片的搭配等优势。
一次性投入成本可以伴随着小芯片的复用，得到巨大的收益。
复用：通过许多探究实验发现，多芯片架构的成本优势需要通过充分利用复用和异构来实现。把常见的多芯片复用架构分为三类：单芯片多系统（SCMS）、一中心多拓展（OCME）和固定插座多组合（FSMC）。
1.对于SCMS架构，由于芯片复用，与单芯片系统相比，芯片大量节省了一次性投入成本。该复用方案的最大优点是只需要一个芯片，无需制造多个芯片即可立即生效，这种架构适用于同一产品线不同等级的产品。
2.OCME架构相比SCMC，使得异构工艺成为可能，如果把多个系统共用的对先进工艺不敏感的模块放在落后工艺的中心硅片上，可以带来巨大的收益，许多包含了DDR、PCIe等模块的系统都可以采用此架构。数据中的Pkg-reused的概念是封装复用，如一个基板上可以放4个，实际上只放了2个die，另外两个die用dummy die填充以解决散热和应力问题。这样封装不是最大化利用的，总体更加划算了。
3.对于FSMC架构，把复用可能性最大化了，复用的芯片越多，一次性投入成本摊销的收益就越大。当可复用性得到充分利用时，均摊后的先期投入就会小到可以忽略。在这一点上，多芯片架构的巨大成本节约潜力显现。成本优势不仅体现在制造成本的节约上，体现在一次性投入成本的节约上。最后，谁的手里有更多的die，或者说谁的方案能兼容更多的die，谁就能更多节省成本。
（图中k是package上面有多少个slot，n是手里有多少种不同的die）
总结
多芯片架构已成为未来的发展趋势。多芯片架构的优势不是无条件的，取决于许多复杂的因素。为了帮助芯片架构师在多芯片架构上做出更好的决策，建立了一个定量模型来比较不同方案的成本。模型允许设计师在早期阶段验证成本。展示了多芯片体系结构如何从良率提高、芯片和封装复用以及异构性中获益：
- 当硅片缺陷的成本超过封装导致的成本时，多芯片架构开始带来回报。
- 系统越接近摩尔极限(最先进工艺，最大面积)，多芯片架构的成本效益就越高。
- 更小的芯片粒度带来的成本效益具有边际效应，把单独一个IP做成一个die是不划算的。
- 是否复用封装取决于制造成本和均摊的一次性投入成本哪个占主导地位。量小的时候，要尽量的复用封装；量多的时候，可以单独再次开发先进封装。这个平衡点大约在80-100万颗每年。
- 对于档次分明的同质系统，SCMS方案具有显著的成本优势;对于共享大面积HUB模块的系统，采用OCME方案更具成本效益;FSMC方案提供了最大的复用可能性，但是对die的形状，以及四边的接口数量要求很高。
- 基本原则是用更少的芯片构建更多的系统，芯片复用的成本效益对于破碎化、层次化的需求更为明显。
- 先进封装，不是越先进越好，价格过高，数倍于硅的成本，决定了其不会大范围量产使用；基本版本的先进封装在性能上基本上可以满足架构诉求，可能会最先被大范围使用。提高良率、降低成本是国内封装厂的要务（尤其是在基板生产方面）。从未来的角度看，国内有接近十家基板厂商在建设，数家先进封装厂在建设，按照两年建厂，两年良率爬坡的发展节奏，未来三四年后，先进封装良率和成本将迎来大幅优化。Chiplet技术应用将迎来规模性爆发。
模型细节和考虑因素
Chiplet精算师引入了模块、芯片和封装三个概念，任何一个系统都可以由这三个层次构成。每个Chiplet对应一个模块，D2D接口作为一个特殊的模块在多个Chiplet间复用，可以用数学语言表达为：
芯片的制造成本可以大致分为：（1）硅片成本，（2）硅片缺陷导致的损失，（3）封装成本，（4）封装缺陷导致的损失，以及（5）封装缺陷所导致好硅片的浪费。（1）（2）两项在前人的工作中已经被充分讨论，与多芯片集成和先进封装相关的（3）（4）（5）成本可以表达为：
y1是中间插入层制造的良率，y2是芯片与插入层键合的良率，y3是中间插入层与基板键合和良率。chip-first与chip-last两种不同的封装工艺流程考虑在内：
一次性投入成本（NRE，包括软件与IP授权、系统设计验证以及流片费用等）占据了总成本的一大部分。从面积入手，在成本模型中引入了一次性投入成本。对于任何一个芯片，一次性投入成本可以估计为：
Sc是芯片的面积，Sm是模块的面积，C是与面积无关的固定投入。如果要设计若干套系统，如果均采用单芯片架构，总的一次性投入成本可以估计为：
如果采用多芯片架构，总的一次性投入成本可以估计为：
Sp是封装面积，Cp是封装的固定投入，CD2D是开发D2D接口的投入。KmSm：与模块面积相关的NRE成本，包括模块前端设计、模块前端验证等。KcSc：与芯片面积相关的NRE成本，包括架构设计、系统验证、后端设计、后端验证等。C：与芯片和模块面积无关的NRE成本，包括软件授权、IP授权、流片（芯片试制的掩膜费用）等。KpSp：与封装面积相关的NRE成本，包括封装设计等。Cp：与封装面积无关的NRE成本，包括封装制造开模等成本。其他开销，如设备费、场地费、日常维护费用视情况包含于C或KcSc。这个成本模型在AMD的多芯片架构上进行了验证，在硅片成本上，取得了与AMD公开数据基本一致的结果。区别在于AMD没有算入先进封装集成多块芯片的额外成本。
Chiplet如何革新半导体IP业务模式？
随着集成电路行业的不断发展，行业内分工不断细化。如今，集成电路设计产业的参与者可以细分为集成电路设计公司，以及上游的EDA工具供应商、半导体IP供应商和设计服务供应商等。
随着IP以及各种接口种类的不断增多，这种复用性也面临着使用复杂度提升和兼容性挑战。集成电路设计产业中基于平台的设计，即以应用为导向，预先集成各种相关IP，形成可伸缩和扩展的功能性平台，一种可升级的IP复用性解决方案，可以快速实现产品升级迭代，降低设计风险与设计成本。
新应用的兴起驱动行业整体增长。从个人电脑及周边产品和宽带互联网到智能手机和移动互联网的技术更替，使得半导体产业的市场前景和发展机遇越来越广阔。目前，半导体产业已进入继个人电脑和智能手机后的下一个发展周期，最主要的变革力量源自于物联网、云计算、人工智能、大数据和 5G 通信等新应用的兴起。
Chiplet革新半导体IP业务模式
Chiplet是能实现特定功能的、未经封装的裸芯片（die），这是一种可平衡计算性能与成本，提高设计灵活度，提升IP模块经济性和复用性的新技术之一。不同供应商、不同工艺节点、不同功能，甚至不同材质的Chiplet，如同搭积木一样，通过先进封装技术（如Intel主推的EMIB、Foveros、Co-EMIB 等封装技术）集成在一起，形成一个系统级芯片（SoC)。
Chiplet具备成本较低、设计灵活、开发周期短等特点。
Chiplet降低了设计成本。芯片设计成本随制程的升级而水涨船高，以22nm和5nm同等面积的SoC主流设计为例，22nm的设计成本大概为4500万美元，5nm设计成本则高达4亿美元以上，二者成本差异高达8倍以上。在SoC设计中，模拟电路、大功率 I/Os 等对制程并不敏感，无使用高端制程的必要，若将SoC中的功能模块划分为单独的Chiplet，针对功能选择最为合适的制程，可以使芯片尺寸最小化，提高良率并降低成本。基于Chiplet设计的SoC可对外采购具备特定功能的裸片（die）以节省自身的开发和验证成本。
Chiplet拓宽了下游市场。很多细分市场的终端出货量不足以支撑SoC较高的Mask成本，所以芯片设计公司只会针对下游出货量较大（如智能手机）或价值量较高的市场开发SoC。基于Chiplet的设计通过选用成熟的裸片来设计SoC，可以让芯片设计公司针对规模适中的市场（汽车/服务器等）以较低的成本开发出高性能的解决方案。
Chiplet缩短了SoC开发周期。与从零开始开发一款SoC相比，Chiplet可以大幅缩减芯片开发周期，帮助设计公司尽快推出产品，增加收入潜力，获得竞争优势和市场份额。使用Chiplet还有诸多如IP复用、设计灵活性、低成本定制等诸多优点，吸引了更多的公司使用Chiplet。
就Chiplet和半导体IP的联系而言，Chiplet可以被看作是半导体IP经过设计和制程优化后的硬件化产品，业务形成从半导体IP的软件形式转向到Chiplet的硬件形式。在理解Chiplet之前需要先对半导体IP进行拆分：
半导体IP可以分为软核（SoftIPCore）、固核（FirmIPCore）、硬核（HardIPCore）。软核通常以HDL文本（一种硬件描述语言）形式对外提供，不包含物理信息，使用者可以对其进行设计后与其他IPcore相结合，因此其灵活性较高，目前IP最广泛的应用形式；固核是在软核的基础上添加了布局规划；硬核是以版图+工艺文件的形式对外提供，布局和工艺已经固定，使用者可以直接使用，但不能进行修改，灵活性相对差一些。Chiplet可以理解为硬核以硅片形式的体现。
Chiplet的发展演进为IP供应商，具有芯片设计能力的IP供应商（并非每个IP供应商都具备芯片设计能力），拓展了商业灵活性和发展空间。随着集成电路技术的不断发展，芯片设计的复杂度不断提升。Chiplet的实现开启了IP的新型复用模式，即硅片级别的IP复用。不同功能的IP，如CPU、存储器、模拟接口等，可灵活选择不同的工艺分别进行生产，可以灵活平衡计算性能与成本，实现功能模块的最优配臵而不必受限于晶圆厂工艺。
目前Chiplet已经有少量商业应用，吸引英特尔和AMD等国际芯片厂商投入相关研发，在当前SoC遭遇工艺节点和成本瓶颈的情况下有望发展成为一种新的芯片生态。根据市场研究机构Omdia（原IHS）的预测，2024年Chiplet市场规模将达到58亿美元，到2035年则将达到570亿美元。
Chipet未来充满机遇的同时也有挑战存在，具备芯片设计能力的IP供应商更有机会脱颖而出。技术层面，Chiplet面临的挑战主要来自几个方面：连接标准、封装检测、软件配合等等。
连接标准方面：当用户采用不同供应商的Chiplet时，需要有统一的标准将不同制程/材质的die连接组成一个系统。目前，各种接口标准较多，如OpenCAPI、Gen Z、CCIX、CXL等等。各家厂商主推的标准也不尽相同，AMD、ARM、赛灵思等厂商支持CCIX，赛灵思曾在2018年推出首款采用CCIX接口的芯片，Intel支持CXL，以及免费提供其主导的AIB标 准IP许可。
封装检测方面：根据芯片之间需要支持的带宽大小，可以选择不同的封装技术，选择封装技术的时候需要综合考虑成本和连接性能；在检测方面，Chiplet需要在封装前对裸片（Die）进行测试，相较于测试完整芯片难度更大；当测试某些不具备独立功能的Chiplet时，测试程序更为复杂。
软件配合及其他方面：Chiplet的设计制造需要EDA软件从架构到实现再到物理设计全方位进行支持，另外各个Chiplet的管理和调用需要业界统一的标准。
商业模式层面，Chiplet会对半导体IP传统的模式进行革新。IP供应商主要提供RTL，客户选用后支付License费用，设计的芯片出货时支付Royalty费用，IP供应商所承担的风险相对较小；当IP供应商将软体形式的IP转换到硬件形式的Chiplet时，License和Royalty收入将统一为Chiplet收入，两个收入间的时滞也将消失，有利于半导体IP公司收入/利润的释放。
同时，Chiplet对半导体IP供应商提出了更高的要求，需要不仅具备先进制程的设计能力，需要有多品类的IP布局已形成平台化运作。芯原股份是少数能满足Chiplet发展需求的厂商之一。
参考链接
https://mp.weixin.qq.com/s/baQoJ4ZrPsBEcXGRRLv-4Q
https://mp.weixin.qq.com/s/f17e2AKGV1H_hS0iMDkCpA
https://mp.weixin.qq.com/s/n_U56ZEkP5nb9VLfNrnwXA
