FinFET与芯片制程

芯片制造商已经在基于 10nm 和/或 7nm finFET 准备他们的下一代技术了，但我们仍然还不清楚 finFET 还能坚持多长时间、用于高端设备的 10nm 和 7nm 节点还能延展多久以及接下来会如何。

在 5nm、3nm 以及更小节点，半导体行业还面临着巨大的不确定性和许多难题。即使在今天，随着每个节点的工艺复杂度和成本的上升，传统的芯片尺寸缩减也在放缓。因此，能够负担先进节点芯片设计的客户越来越少。

理论上，正如英特尔所定义的那样，finFET 有望延展到 5nm 节点。（一个完整延展的 5nm 工艺大致相当于代工厂的 3nm）。不管这些让人困惑的节点名称是啥，finFET 很可能将在 fin 宽度达到 5nm 时寿终正寝。所以在 5nm 或更先进的节点，芯片制造商将需要一种新的解决方案。否则传统的芯片缩放将会放缓或完全停滞。

一段时间以来，芯片制造商已经为 5nm 及以后节点探索了各种各样的晶体管。到目前为止，仅有三星提供过细节。该公司推出了自己的技术路线图，其中包括实现一种 nanosheet FET。

其它芯片制造商也倾向于同一时间框架内的相似结构，即使它们还没有公开宣布它们的意图计划。 nanosheet FET 和其它变体、nanowire FET 都是属于环绕栅极（gate-all-around）类别。其它变体还包括hexagonal FET、nano-ring FET 和 nanoslab FET。

什么是FinFET？

FinFET称为鳍式场效应晶体管（Fin Field-Effect Transistor）是一种新的互补式金氧半导体（CMOS）晶体管。FET 的全名是“场效电晶体”，先从大家较耳熟能详的“MOS”来说明。MOS 的全名是“金属－氧化物－半导体场效电晶体（Metal Oxide Semiconductor Field Effect Transistor，MOSFET）”，构造如图一所示，左边灰色的区域（矽）叫做“源极（Source）”，右边灰色的区域（矽）叫做“汲极（Drain）”，中间有块金属（绿色）突出来叫做“闸极（Gate）”，闸极下方有一层厚度很薄的氧化物（黄色），因为中间由上而下依序为金属（Metal）、氧化物（Oxide）、半导体（Semiconductor），因此称为“MOS”。

图1

沟槽宽度的减小，可以带来如下的优点：

（1）沟槽宽度对应着D到S极的距离，沟槽宽度减小，载流子流动跨越沟道的导通时间减小，这样允许工作的开关频率就可以提高；

（2）沟槽宽度小，沟道完全开通所加的G极电压可以降低，导通更容易，开关损耗降低；

（3）沟槽宽度减小，沟道导通电阻降低，也更一进降低导通损耗。

正因为这些优点，也驱使半导体制造公司不断的采取新的工艺，追求更低的工艺尺寸，来提升半导体器件的性能、降低功耗。

图2：变形的平面横向导电MOSFET结构

图2右上角为平面MOSFET的结构，实际的结构稍微变形，如图2下方的所示，G极同样也是跨在D和S之间，G极下面为绝缘的氧化层。

从模拟或IP设计人员的角度来看，上述设计方法（鳍片由晶圆代工厂实施）并非首选模型。这些设计人员希望能获得更大的自由度，以减少渗漏、匹配驱动能力、提高频率响应以及推动电气和几何限制，而这些都是固定鳍片无法做到的。根据其性质，这种设计是定制的，而无法控制鳍片数量或大小对于其中很多设计人员来说是非常别扭。

图3

对于从28nm或以上工艺跳到FinFET工艺的定制、模拟或IP设计人员来说，这种设计是革命性的，但不一定是字面上的“全新改良”。虽然有工具创新来缓和这种过渡，进行这种设计的方法与其习惯的设计手法相比可能更显严格。采用传统MOSFET工艺，这些设计人员设计定制化的晶体管包括定制其尺寸和方向。对于FinFET，设计人员将通过更少的变量来达成所需的电气响应。可以通过FinFET 工艺来完成先进的模拟设计，但需要对设计方法进行重大改变，且可能需要更多的实验。

2、传统平面结构的限制

近些年来，半导体工艺不断的向着微型化发展，基于传统平面MOSFET结构的晶胞单元不断的缩小，漏、源的间距也不断的减小，G极下面的接触面积越来越小，G极的控制力就不断的减弱，带来的问题就是不加栅极电压时漏源极的漏电流增加，导致器件的性能恶化，同时增加了静态的功耗。

增加G极面积的方法，就必须采用新的结构，如三维结构。三维的G极结构有二种类型：一是双栅极结构，二是Fin型结构，也就是非常有名的鳍型结构，如下图所示。