随笔分类 - 找工作-IC 知识点
摘要：下面是PTPX得到的一个功耗报告，可以看到PTPX将功耗划分为了6个Power Group，那么其中的register和sequential功耗组有什么区别呢？ 简单来说，如果寄存器的时钟端接的是由create_clock命令创建的时钟网络，那么它就属于register功耗组；如果寄存器的时钟端连接
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摘要：OSI七层模型详解（物理层、数据链路层、网络层、传输层.....应用层协议与硬件）：https://blog.csdn.net/xw20084898/article/details/39438783 OSI参考模型各层的功能详解：https://blog.csdn.net/taotongning/a
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摘要：FPGA&ASIC基本开发流程：https://www.cnblogs.com/ninghechuan/p/9765000.html DFT：https://blog.csdn.net/qq_41394155/article/details/88365028 编辑器：VIM, emac. Lint
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摘要：上海几大外企数字后端PRAPR面试终极资料!!你懂的!! - 道客巴巴：https://www.doc88.com/p-7408979805181.html 数字后端面试问题：https://blog.csdn.net/mikiah/article/details/7929669 1、什么是天线效应
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摘要：1、 A+BC=(A+B)(A+C) 2、吸收律 3、冗余定律/多项式定理 4、代入定理 5、反演定理 6、对偶定理
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摘要：BNN项目的一些问题 1、布线层用哪些金属层？ M2-M6 Memory Block 1、设置布线金属层 set_ignored_layers -min_routing_layer M2 -max_routing_layer M5 2、设置RC的scaling factor set_delay_es
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摘要：CTS基础知识 1、基础 1、概念和指标：https://www.sohu.com/a/219354626_99933533 2、CTS之前需要确认的 （a）placement已经完成 （b）power和ground nets已经preroute （c）预估的congestion可以接受 （d）预估
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摘要：1 多周期路径（Multicycle path） 使用场景 默认情况下PT的行为 可以看到，setup的检查是在60ns位置，符合预期，而hold的检查发生在50ns的位置，显然不是我们想要的。 上例给出了一个6个周期的路径，理想情况下希望Th<Addre Delay<60-Tsetup，但是默认情
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摘要：Route基本知识 1、Route阶段先布哪些线？ 布时钟线和LVL的VDD_core_net Memory Block 1、设置天线规则 2、布时钟线 get所有的clock nets 对所有的clock nets设置NDR define_routing_rule cts_ndr \ -width
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摘要：FloorPlan 基础知识 1、FloorPlan的内容？ 规划芯片的面积和形状， 创建Physical-only cell，摆放IO 摆放Macro 做Power plan，包括创建电压域、创建power ring和power mesh，进行一些电源预布线，包括标准单元的Power Rail及I
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摘要：基本步骤 1、指定逻辑库(.db) target_library link_library 包含所有std cell的时序和功能信息，提供hard macro的时序信息，定义DRC规则 2、创建设计库（.mdb） create_mw_lib design_library -open -technol
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摘要：[TOC] 基本原理 多比特乘法器可以通过乘法分配律转化为低比特乘法和加法运算，如两个8bit的数（AB）相乘，可以分解为： AB=（16AH+AL)(16BH+BL)=256AHBH+16(AHBL+ALBH)+ALBL,原来的8bit乘法器被4个4bit乘法器和3个加法器代替。 将多比特乘法器分
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摘要：[TOC] 基本原理 芯设计：Booth乘法器算法及其原理 https://mp.weixin.qq.com/s?__biz=MzU3ODgwMzI5NA==&mid=2247483680&idx=1&sn=616f582115c99526a4a18ca6f931fd12&chksm=fd6e821
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摘要：晶体管阈值电压VT与哪些因素有关？ （1）氧化层厚度x0：氧化层越厚，阈值电压越大 （2）衬底掺杂浓度：衬底掺杂浓度越浓，阈值电压越大 （3）衬底偏置：衬偏Vsb越大，阈值电压越大 （4）栅电极材料：它影响金属半导体功函数差 （5）温度：温度越搞，阈值电压越低，漏电越大
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摘要：在dc家族系列中，DC_V,DC_E为基本的DC(Design Compiler)工具，具有dc所具备的基本fearture，DC在synopys工具系列中位置，举足轻重，也是业界使用最广泛的综合工具，相比candence的RC（RTL compiler）有更大的客户群。进入到亚微米工艺下，DCT/
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摘要：参考文章：http://www.52-ic.com/1029.html Congestion 问题怎么解决？ 1、RTL阶段 一般是由大的MUX、大的Crossbar造成的，解决方法是将设计拆分，大模块分成小模块； 对于大扇入的MUX，可以通过级联MUX优化走线问题；对于大扇出，例如一个FSM驱动多
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摘要：setup和hold的本质来源 ——主锁存器的锁存机制 触发器电路图 时序特性 Set-up修法 理论公式 T - Tclk-q - Tcomb + Tskew > Tset-up 从公式可以看到，修set-up可以从以下几个方面入手： （1）增加T，也就是降频，会损害性能，一般不推荐； （2）增加
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摘要：[TOC] 参考博客：https://blog.csdn.net/lisayh/article/details/81281715 特点 SPI（Serial Peripheral Interface）： （1）四线（SCLK、MOSI、MISO、CS） （2）同步进行 （3）收发独立，全双工 （4）
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摘要：[TOC] 反相器的延时 反相器链的延时 最优尺寸：每个反相器具有相同的等效扇出f 最优级数 r=0，即忽略自载，只考虑扇出电容时，N=ln（F），f=e r=1, f=3.6
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