FPGA - 随笔分类 - 笑着刻印在那一张泛黄

Verilog中的reg一定会被综合成寄存器么

摘要：对应于实际的数字电路中，如果该程序块描述的是时序逻辑，则该寄存器变量对应为寄存器；如果该程序块描述的是组合逻辑，该寄存器变量对应为硬件逻辑；如果该程序块描述的是不完全组合逻辑，那么该寄存器变量也可以对应为锁存器。由此可见，寄存器类型的变量不一定会综合为寄存器。阅读全文

posted @ 2019-03-10 20:26 笑着刻印在那一张泛黄阅读(5045) 评论(0) 推荐(0) 编辑

（原创）仿真子模块时start信号的激励别写错啦！

该文被密码保护。

posted @ 2017-12-31 09:54 笑着刻印在那一张泛黄阅读(78) 评论(0) 推荐(0) 编辑

（原创）Verilog三段式状态机

摘要：下面以上图一个简单的FSM说明三段式Verilog状态机范式：阅读全文

posted @ 2017-12-20 15:18 笑着刻印在那一张泛黄阅读(455) 评论(0) 推荐(1) 编辑

基于Verilog的带FIFO输出缓冲的串口接收接口封装

摘要：一、模块框图及基本思路 rx_module：串口接收的核心模块，详细介绍请见“基于Verilog的串口接收实验” rx2fifo_module：rx_module与rx_fifo之间的控制模块，其功能是不断接收并将数据写入rx_fifo rx_interface：串口接收接口封装，也就是前两个模块的阅读全文

posted @ 2017-09-01 15:58 笑着刻印在那一张泛黄阅读(2217) 评论(0) 推荐(1) 编辑

基于Verilog的带FIFO写入缓冲的串口发送接口封装

摘要：一、模块框图及基本思路 tx_module：串口发送的核心模块，详细介绍请参照前面的“基于Verilog的串口发送实验” fifo2tx_module：当fifo不为空时，读取fifo中的数据并使能发送 tx_fifo：深度为1024,8位宽度fifo tx_interface：前面几个模块的组合阅读全文

posted @ 2017-08-30 15:09 笑着刻印在那一张泛黄阅读(2993) 评论(0) 推荐(2) 编辑

基于Verilog的简单FIFO读写实验

摘要：一、模块框图及基本思路 fifo_ip:ISE生成的IP fifo_control:在fifo未满情况下不断写入递增的四位数，每隔1s读出一个数据驱动Led显示 fifo_top:前两个模块的组合二、软件部分 fifo_control: fifo_top: 三、硬件部分黑金SPARTAN开发板阅读全文

posted @ 2017-08-29 21:48 笑着刻印在那一张泛黄阅读(1559) 评论(0) 推荐(1) 编辑

基于Verilog的串口发送程序

摘要：一、模块框图及基本思路 tx_bps_module:波特率时钟产生模块 tx_control_module:串口发送的核心控制模块 tx_module:前两个模块的组合 control_module:发送控制模块，每秒触发一次发送 tx_top_module:tx_module+control_mo 阅读全文

posted @ 2017-08-28 21:02 笑着刻印在那一张泛黄阅读(1399) 评论(0) 推荐(0) 编辑

基于Verilog的串口接收程序

摘要：一、模块框图及基本思路 detect_module:检测输入引脚的下降沿，以此判断一帧数据的开始 rx_bps_module:波特率时钟产生模块 rx_control_module:串口接收的核心控制模块 rx_module:前三个模块的组合 control_module2:接受控制模块，不断接收串阅读全文

posted @ 2017-08-28 20:07 笑着刻印在那一张泛黄阅读(1585) 评论(0) 推荐(0) 编辑

基于Verilog的按键检测实验

摘要：一、模块框图及基本思路 detect_module:检测按键输入脚的电平边沿变化 delay_10ms_module:延时消抖，输出按键有效信号 debounce_module:前两个模块的组合模块 key_control:按键信号控制Led key_demo:顶层模块二、软件部分 detect_ 阅读全文

posted @ 2017-08-28 15:25 笑着刻印在那一张泛黄阅读(2569) 评论(0) 推荐(0) 编辑

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