摘要:
verilog简易实现CPU的Cache设计 该文是基于博主之前一篇博客 "http://www.cnblogs.com/wsine/p/4661147.html" 所增加的Cache,相同的内容就不重复写了,可点击链接查看之前的博客。 Cache结构 采用的是2 way,循环5遍的测试方式,和书本 阅读全文
摘要:
#verilog实现16位五级流水线的CPU带Hazard冲突处理该文是基于博主之前一篇博客[http://www.cnblogs.com/wsine/p/4292869.html](http://www.cnblogs.com/wsine/p/4292869.html)所增加的Hazard处理,相... 阅读全文