2015年1月20日
触发器触发-同步电路和异步电路异处
摘要： 前几天写verilog的时候遇到这个问题，以前没有注意到这个问题，真是不应该！举例：贴一段很简单的代码module async(clk,rst_n,out);input clk,rst_n;output[7:0] out;reg[7:0] out;//asyncalways @(posedge cl... 阅读全文
posted @ 2015-01-20 22:29 wqs131 阅读(1794) 评论(0) 推荐(0) 编辑