天马行空W

2013年2月25日

摘要：在初学FPGA时，总是看别人发的日志，别人分享的经验，受益颇丰！接触了几年后，感觉FPGA还算入门，在阅读riple、特权等大牛的日志中发现其实自己分享学习过程，写写东西对自己也是一种促进，可以对一个问题分析的更透彻，通过与他人交流，双方都能得到一定的心得体会。最近在学习Synplify Pro综合，以前学校做项目时就只用QuartusII综合草草了事，工作了发现有太多的东西需要学习，包括不同的专业领域、不同的开发工具。所以趁现在工作还算轻松时自己恶补一下这些开发软件，先从Synplify Pro下手，现在干的活主要针对Altera器件的，就分享一下它与QuartusII的联合工作方法。在Q. 阅读全文

posted @ 2013-02-25 17:26 天马行空W 阅读(2158) 评论(1) 推荐(0) 编辑

提高电路时钟频率的几种方法_QuartusII

摘要：对于提高电路时钟频率的方法，最有效的无非是自己设计电路的时候尽量不要在关键路径上的一个时钟周期内做太多组合逻辑的运算，很费时的，能够几个时钟周期平摊的就平摊下；另外，写代码的时候，风格也很重要，尽量不要在关键路径上写三重门运算的，时钟速度很受影响的。做到以上两点的，如果使用FPGA实现的话，以下推荐几种提高时钟频率的方法。用于Altera公司的QuartusII9.1.当然其他版本的工具亦可借鉴。2.3.1 TimeQuest时序分析器2.3.1.1 优势使用 TimeQuest 时序分析器的优势包括：使用方便的 GUI —— TimeQuest 时序分析器提供使用方便的 GUI 以及交互式报阅读全文

posted @ 2013-02-25 17:18 天马行空W 阅读(6803) 评论(1) 推荐(1) 编辑

[转]Resetting and pausing target processor: FALSE 错误的解决

摘要：使用NIOSIDE在下载程序到FLASH的时候发生如下错误：Using cable "USB-Blaster [USB-0]", device 1, instance 0x00Resetting and pausing target processor: FAILEDLeaving target processor paused在真OO无双的博客(原創) 如何解決Nios II的『Leaving target processor paused』的錯誤訊息? (IC Design) (Quartus II) (SOPC Builder) (Nios II)http://www 阅读全文

posted @ 2013-02-25 16:41 天马行空W 阅读(2614) 评论(0) 推荐(0) 编辑

2013年2月20日

【问题帖】sopc builder在generate时出现的问题：Error: Couldn't run process D:/altera/11.0/quartus//sopc_builder/bin/sopc_builder --classic --generate G:/ExercisePro

摘要：问题：SOPC Builder 在generate时出现的问题，如图：版本：QII11.0 + niosii 11.0以前没有出现过这种问题,寒假在家收拾了一下,新建了一个如下图的sopc核然后点击generate就是不行,希望大家能给些建议!//总结贴今天为了设置Nios ii 中的兼容性问题，将*\altera\11.0\quartus\bin\cygwin\bin 下的好几个exe文件的兼容性设置成以兼容模式运行这个程序，权限设置成以管理员的身份运行，结果重新生成SOPC的时候，就出现 fail to refresh ptf file的错误，在网上找了好久没有找到满意的答案，自己怀疑是不阅读全文

posted @ 2013-02-20 12:52 天马行空W 阅读(2955) 评论(2) 推荐(0) 编辑

2013年2月3日

Applying Multicycle Exceptions in the TimeQuest Timing Analyzer--Altera Note

摘要：这是一篇关于multicycle exception的Note，文章很详细的介绍了End Multicycle Setup，End Multicycle Hold，Start Multicycle Setup，Start Multicycle Hold之间的区别，并给出了比较详细的例子。1.基本概念Multicycle Setup:建立关系(setup relationship)定义为latch edge 与 launch edge之间的一系列时钟周期，表达式是latch edge-launch edge。Setup slack=latch edge+Tclk2-Tsu-(launch e.. 阅读全文

posted @ 2013-02-03 12:03 天马行空W 阅读(654) 评论(0) 推荐(0) 编辑

吸电流、拉电流、灌电流、上下拉电阻、高阻态

摘要：吸电流、拉电流输出、灌电流输出拉即泄，主动输出电流，从输出口输出电流；灌即充，被动输入电流，从输出端口流入；吸则是主动吸入电流，从输入端口流入。吸电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流；区别在于吸收电流是主动的，从芯片输入端流入的叫吸收电流。灌入电流是被动的，从输出端流入的叫灌入电流；拉电流是数字电路输出高电平给负载提供的输出电流，灌电流时输出低电平是外部给数字电路的输入电流。这些实际就是输入、输出电流能力。拉电流输出对于反向器只能输出零点几毫安的电流，用这种方法想驱动二极管发光是不合理的（因发光二极管正常工作电流为5~10mA)。上、下拉电阻一、定义1、上拉就是将不确定的信阅读全文

posted @ 2013-02-03 11:50 天马行空W 阅读(656) 评论(0) 推荐(0) 编辑

verilog-2001 向量部分选择

摘要： rt，什么是向量部分选择呢？verilog-2001 LRM中有这么一句话：对于a[8*i+:8]，this is the so-called "Indexed vector part selects" 。在Verilog-1995中，可以选择向量的任一位输出，也可以选择向量的连续几位输出，不过此时连续几位的始末数值的index需要是常量。vect[msb_expr : lsb_expr]; //其中msb_expr和lsb_expr必须是常量表达式。而在Verilog-2001中，可以用变量作为index，进行part select。[base_expr +: width 阅读全文

posted @ 2013-02-03 11:44 天马行空W 阅读(592) 评论(0) 推荐(0) 编辑

FPGA内部双口RAM的时序

摘要：关于FPGA内部双口RAM的时序总结：1）存储时，双口ram的存储是在写时钟的上升沿到来时完成的，因此要在写时钟的上升沿到来时，数据跟写地址都已经是个稳定的状态，这样才能保证数据的正确存储。2）读数据时，双口ram的读取实在读时钟的上升沿到来时完成的，因此要在读时钟的上升沿到来时，读地址已经处于稳定的状态，这样才能保证读到的数是相应地址内的数据，数据在读时钟的上升沿到来后输出。3）对于双口ram的数据输出，对于一个地址上的数据会在读下一个地址的数据时才输出到数据线上，相当于数据的真正输出延时读时钟一个时钟。4）读地址模块的使能应延时输出使能一个时钟周期，使得第一个地址0可以保持被时钟上升沿采集阅读全文

posted @ 2013-02-03 11:42 天马行空W 阅读(13452) 评论(0) 推荐(0) 编辑

launch edge和latch edge延迟

摘要： launch edge和latch edge分别是指一条路径的起点和终点，只是一个参考时间，本身没有什么意义，latch_edge-launch_edge才有意义。1. 背景静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。2. 理论分析2.1 固定参数launch edge、latch ed... 阅读全文

posted @ 2013-02-03 11:38 天马行空W 阅读(3620) 评论(0) 推荐(3) 编辑

2012.02.03 北京雪

摘要：昨天天气晴的很好，当晚就下了大雪，早上七点醒来，透过窗子发现外面全都白了，还挺吃惊的原来北京这地方的天气越是如此多变。心情很平静，想学习了，抓紧时间在教工餐厅吃完早饭，回来研究文献阅读全文

posted @ 2013-02-03 09:53 天马行空W 阅读(211) 评论(0) 推荐(0) 编辑

做想做的，做该做的——有想法就去实现！

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