摘要：
今天在群里聊天，看到了一张截图觉得很有借鉴意义，这个架构图详细的描述了遇到问题后我们应该采取的措施，有了这一个很好的指导，以后有了问题就不会盲目的着急手足无措了。把这张图贴出来，大家参考一下： 阅读全文
摘要：
http://bbs.ednchina.com/BLOG_ARTICLE_53109.HTM时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息状态机采用VerilogHDL语言编码，建议分为三个always段完成。三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器， 然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。三段式描述方法虽然代码结构复杂了一些，但是换来的优势是使FSM做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组，一般来说在FPGA/CP 阅读全文