摘要：
由于要对FPGA读写SDRAM的工程进行调试，第一步就是验证PLL模块的功能，故结合网上找的一些资料，进行了如下PLL仿真实验。下面是仿真的全过程首先，看一下Quartus中的PLL模块：从上面图中可以看出：我的FPGA输入时钟是20MHZ，该PLL有三个输出，其中C0：5倍频，100MHZC1：1倍频，20MHZC2：5倍频，100MHZ，同时相对于C0延时2ns，也就是72度的相位差。下面，新建一个Modelsim的工程。然后在工程目录下新建两个文件夹，分别为src以及modelsim，如图所示下面，给工程添加库文件，源文件以及激励文件：首先，添加库文件，在quartus目录下(E:\Al 阅读全文
摘要：
文章转自：http://blog.csdn.net/ruby97/article/details/7348939由于仿真FIFO需要时钟资源，故使用了前一篇文章中使用的PLL模块。在仿真FIFO模块时，我使用了一个数据发生模块，参考的下面这篇文章中的源码datagene.v(可以去链接网址下载源码)数据发生模块的输入输出框图如下所示：我在Modelsim中利用了该模块进行FIFO的仿真。若对FIFO的IP核不熟悉，可以参考官方文档：http://www.altera.com/literature/ug/ug_fifo.pdf下面是具体仿真过程：首先，看一下FIFO配置：数据单元位宽：16FIF 阅读全文