摘要：
在verilog中有$readmemh(“filename”, mem_name)命令，在使用这个命令时，”filename”中的路径要用反斜杠’/’，而不是斜杠’\’。如$readmemh("F:/mydesigen/re_input.txt",re_input);上面的语句是正确的，而如果用斜杠就有问题，如$readmemh("F:\mydesigen\re_input.txt",re_input);对于需要的txt文件，其格式为每行一个数据，例如用matlab产生文件则可以这样写fid0 = fopen('F:\mydesigen\re_i 阅读全文
摘要：
在单独使用Modelsim有时候需要自己独立书写testbench，对于应用QII所自带的Start testbench Template writer确实方便，但是有时对于一个小的独立模块进行仿真时就需要独立调用Modelsim，这样在Modelsim中编写testbench，下面对于testbench的书写总结一下。 首先在写testbench时，应注意名称要和自己待仿真的工程名称要对应，比如自己的待仿真文件名称叫grey_even，那么对于teshbench的名称则取一个叫grey_even_tst，在书写testbench module name则取名叫grey_even_vlg_t. 阅读全文