使用Synplify综合时保留logic
摘要：
在使用Synplify综合时，此工具会自动优化我的设计。 当然此功能有好有坏，最近有个项目需要使用Chipscope观察内部信号，打开inserter就懵了，信号列表中我的设计有的是名字被改了，有的是干脆给优化没了。 网上当然也有人提出这个问题， 例如 http://www.xilinx.com/s 阅读全文
posted @ 2016-08-10 10:09 我被忘了 阅读(7529) 评论(0) 推荐(1) 编辑
