我被忘了

摘要： strlen实现: 字符串遍历: 阅读全文

摘要： 时序分析工具会找到且分析设计中的所有路径。每一个路径有一个起点(startpoint)和一个终点(endpoint)。起点是设计中数据被时钟沿载入的那个时间点，而终点则是数据通过了组合逻辑被另一个时间沿载入的时间点。 路径中的起点是一个时序元件的时钟pin或者设计的input port。input 阅读全文

摘要： 静态时序分析（static timing analysis，STA）会检测所有可能的路径来查找设计中是否存在时序违规(timing violation)。但STA只会去分析合适的时序，而不去管逻辑操作的正确性。 其实每一个设计的目的都相同，使用Design Compiler和IC Compile来得 阅读全文

摘要： 在使用Synplify综合时，此工具会自动优化我的设计。 当然此功能有好有坏，最近有个项目需要使用Chipscope观察内部信号，打开inserter就懵了，信号列表中我的设计有的是名字被改了，有的是干脆给优化没了。 网上当然也有人提出这个问题， 例如 http://www.xilinx.com/s 阅读全文