2023年6月20日
verilog fpga 实践2 ALU
摘要： testbench ```v `timescale 1ns / 1ps //仿真时单位时间1ns，精度1ps module testbench; reg [3:0] inCode; reg [31:0] src1; reg [31:0] src2; wire [7:0] control; wire 阅读全文
posted @ 2023-06-20 22:29 wljss 阅读(21) 评论(0) 推荐(0) 编辑