2023年6月16日
verilog fpga 实践1 加法器
摘要： 4个4bit先行进位加法器(CLA)组成16bitCLA adder.v ```v `timescale 1ns / 1ps module adder ( input[3:0] A, input[3:0] B, input C0,//进位输入 output[3:0]S, output C4//进位输 阅读全文
posted @ 2023-06-16 09:54 wljss 阅读(61) 评论(0) 推荐(0) 编辑