摘要: https://mp.weixin.qq.com/s/hWYW1Bn WhpwVu2e98qA 一. Bit ​​ 类结构如下: ​​ 主要属性: value: bit的值,只支持0,1, 分别为 Bit.BIT_0 和 Bit.BIT_1; 主要方法: 构造方法 Bit(): 创建一个Bit,值为 阅读全文
posted @ 2018-09-11 11:22 wjcdx 阅读(192) 评论(0) 推荐(0) 编辑
摘要: https://mp.weixin.qq.com/s/gNN2eiJnr9N02xdZVQceDQ ​​ 相较于GSL层对物理连接的建模,RTL层提高了一个抽象层次: 把物理的触发器提取为抽象的寄存器数据类型,简化了从触发器中存取值的操作。 把物理的门和开关原语的逻辑,提取为操作符号& | ~等,甚 阅读全文
posted @ 2018-09-11 11:20 wjcdx 阅读(212) 评论(0) 推荐(0) 编辑
摘要: https://mp.weixin.qq.com/s/jgMljoca-Cwe9x0NaTLzZg GSL的拓扑模型是线和节点连接的模型,值的传播,即是值在线和节点之间传播和转化的过程。 值的传播有两种方式: 深度优先; 广度优先; 如果值不变,则终止传播。这样可以破除触发器那样带环的拓扑结构导致的 阅读全文
posted @ 2018-09-10 00:03 wjcdx 阅读(209) 评论(0) 推荐(0) 编辑
摘要: https://mp.weixin.qq.com/s/Oa4qgjIUccu5Y-Jlqcyn_A org.jchdl.model.gsl.core.meta.Node.java ​​ generated by Intellij IDEA powered by yFiles Node为所有节点的父类 阅读全文
posted @ 2018-09-10 00:02 wjcdx 阅读(171) 评论(0) 推荐(0) 编辑
摘要: https://mp.weixin.qq.com/s/4w_wwwCd6iBhh0QR2wK81Q org.jchdl.model.gsl.core.datatype.net.Wire.java ​​ generated by Intellij IDEA powered by yFiles. 一. 阅读全文
posted @ 2018-09-10 00:01 wjcdx 阅读(132) 评论(0) 推荐(0) 编辑
摘要: https://mp.weixin.qq.com/s/DVmMrCFgNLuZDtssQ85w7A org.jchdl.model.gsl.core.meta.Port.java ​​ generated by Intellij IDEA powered by yFiles. 一. 类结构 ​​ 主 阅读全文
posted @ 2018-09-09 23:59 wjcdx 阅读(174) 评论(0) 推荐(0) 编辑
摘要: https://mp.weixin.qq.com/s/HaarKjpHan08RUTlEX0XHg 一. 下载并安装JDK 8 下载链接:https://www.oracle.com/technetwork/java/javase/downloads/index.html 当前最新版本为JDK10, 阅读全文
posted @ 2018-09-07 23:18 wjcdx 阅读(304) 评论(0) 推荐(0) 编辑
摘要: https://mp.weixin.qq.com/s/dcBfMLOuaFtrk6i149vIVQ 第一部分 静态建模:拓扑模型 GSL层拓扑建模相对简单,由线和节点组成: 线连接各个节点; 节点上带有input/output/inout三种类型的接口(Port),供线连接; 一. Port 线与节 阅读全文
posted @ 2018-09-07 23:17 wjcdx 阅读(362) 评论(0) 推荐(0) 编辑
摘要: https://mp.weixin.qq.com/s/uWU6i30_q7wJT3yVJ8yqnQ jchdl:Jianchang Constructed Hardware Description Library,使用Java语言开发的硬件描述库。(Java是商标不让用,那就用名字 :-) 一. 设 阅读全文
posted @ 2018-09-07 23:16 wjcdx 阅读(434) 评论(0) 推荐(0) 编辑
摘要: https://mp.weixin.qq.com/s/HKxX_79DtnXmFU1Mwt1GwA 一. 有意为之 Verilog是个大杂烩,这是有意而为之。 Verilog IEEE Std(1364-2005)的摘要中写道: ​​ 提取一下: Verilog HDL的意在:for use in 阅读全文
posted @ 2018-09-06 22:08 wjcdx 阅读(197) 评论(0) 推荐(0) 编辑