wjcdx - 博客园

2018年9月26日

摘要： https://mp.weixin.qq.com/s/5NWvdK3T2X4dtyRqtNrBbg 13hope: 个人理解，Verilog本身只是“建模”语言。具体到阻塞/非阻塞，只规定了两种赋值语句的行为。所以无论怎么写，仿真器和综合器都不会报错。但是存在两个问题，所描述的行为是否有物理电路与之阅读全文

posted @ 2018-09-26 10:05 wjcdx 阅读(511) 评论(0) 推荐(0) 编辑

jchdl - GSL实例 - Sub（二的补码实现）

摘要： https://mp.weixin.qq.com/s/10fgjqPt2pRvIJzjDGYgBg 概念辨析《IC-二进制, 自然数, 有符号数》：https://mp.weixin.qq.com/s/9rGs9yN-OvLvEclnDZr87Q 两个结论： 1. 如果不把符号位编码编进二进制数里阅读全文

posted @ 2018-09-26 10:02 wjcdx 阅读(312) 评论(0) 推荐(0) 编辑

jchdl - GSL实例 - ComplementTwo（二的补码）

摘要： https://mp.weixin.qq.com/s/Gh2xJJvfg1SlyuayK4LRyQ 二的补码指对二进制数的所有位数整体求补。二进制运算下0,1互为补数，n位二进制数a的补数为2^n - a The two's complement of an N-bit number is defi 阅读全文

posted @ 2018-09-26 10:01 wjcdx 阅读(240) 评论(0) 推荐(0) 编辑

jchdl - GSL实例 - ComplementOne（一的补码）

摘要： https://mp.weixin.qq.com/s/zZTnDdbCUCRGGpgpfAZsYQ 一的补码指对二进制数的每一位分别求补（二进制运算下0,1互为补数），实际运算即为对每一位取反。最高位为符号位。n位二进制数a的一的补数为2^n - 1 - a. The ones' complemen 阅读全文

posted @ 2018-09-26 10:00 wjcdx 阅读(295) 评论(0) 推荐(0) 编辑

2018年9月21日

jchdl - GSL实例 - Add

摘要： https://mp.weixin.qq.com/s/6xcYYdYZTBPTf25xFluzBQ 使用FullAdder级联实现加法器参考链接： https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/operator 阅读全文

posted @ 2018-09-21 12:26 wjcdx 阅读(291) 评论(0) 推荐(0) 编辑

2018年9月20日

jchdl - GSL实例 - Mux4（使用Mux）

摘要： https://mp.weixin.qq.com/s/GrYJ4KXEFRoLLmLnAGoMSA 原理图参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/example/Mux4.java 1.创阅读全文

posted @ 2018-09-20 08:42 wjcdx 阅读(776) 评论(0) 推荐(0) 编辑

jchdl - GSL实例 - Mux4（使用WireVec简化输入线声明）

摘要： https://mp.weixin.qq.com/s/yJx_dV6ScUStJtPWVuD38w 原理图参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/example/Mux4.java 1.创阅读全文

posted @ 2018-09-20 08:42 wjcdx 阅读(358) 评论(0) 推荐(0) 编辑

jchdl - GSL实例 - Mux4

摘要： https://mp.weixin.qq.com/s/hh0eExVFC6cxzpvNI1cA9A 使用门实现四选一选择器。原理图参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/example/ 阅读全文

posted @ 2018-09-20 08:41 wjcdx 阅读(303) 评论(0) 推荐(0) 编辑

2018年9月19日

jchdl - GSL实例：FullAdder（使用HalfAdder实现）

摘要： https://mp.weixin.qq.com/s/5mcYAllizuxyr3QSNrotrw 全加器是能够计算低位进位的二进制加法电路。与半加器相比,全加器不只考虑本位计算结果是否有进位,也考虑上一位对本位的进位,可以把多个一位全加器级联后做成多位全加器. 参考链接 https://githu 阅读全文

posted @ 2018-09-19 12:34 wjcdx 阅读(525) 评论(0) 推荐(0) 编辑

jchdl - GSL实例：FullAdder

摘要： https://mp.weixin.qq.com/s/CtT08xZON0YxnheqDM2FAw 全加器是能够计算低位进位的二进制加法电路。与半加器相比,全加器不只考虑本位计算结果是否有进位,也考虑上一位对本位的进位,可以把多个一位全加器级联后做成多位全加器. 逻辑图真值表参考链接阅读全文

posted @ 2018-09-19 12:33 wjcdx 阅读(324) 评论(0) 推荐(0) 编辑

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