wjcdx - 博客园

2018年10月27日

摘要： https://mp.weixin.qq.com/s/c8kDgye50nKJR4tkC0RzVA D锁存器对电平敏感，当使能位使能时，输出Q跟随输入D的变化而变化。摘自康华光《电子技术基础 · 数字部分》（第五版）参考链接 https://github.com/wjcdx/jchdl/b 阅读全文

posted @ 2018-10-27 18:50 wjcdx 阅读(801) 评论(0) 推荐(0) 编辑

jchdl - GSL实例 - DFlipFlop（D触发器）

摘要： https://mp.weixin.qq.com/s/7N3avTxTd2ZUnAcKg4w3Ig D触发器对边沿敏感，只有当相应的边沿出现时，才会触发D的值传播到输出Q。引自：https://www.cnblogs.com/IClearner/p/6443539.html 参考链接 htt 阅读全文

posted @ 2018-10-27 18:50 wjcdx 阅读(262) 评论(0) 推荐(0) 编辑

2018年10月22日

jchdl - GSL实例 - Div

摘要：因为对除法研究不深，这里略去不表。有兴趣可以参考链接： https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/operator/arithmetic/Div.java 阅读全文

posted @ 2018-10-22 21:33 wjcdx 阅读(200) 评论(0) 推荐(0) 编辑

jchdl - GSL实例 - MulC2（有符号数的乘法）

摘要：这里的实现，先把符号位取出来，使用两个正数相乘，然后在把符号加到乘积上。参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/operator/arithmetic/MulC2.java 1.创建MulC2. 阅读全文

posted @ 2018-10-22 21:31 wjcdx 阅读(229) 评论(0) 推荐(0) 编辑

jchdl - GSL实例 - Mul（无符号数的乘法）

摘要：这里实现最原始的阵列乘法，逐位相乘然后加到一起。参考链接 https://github.com/wjcdx/jchdl/blob/edcc3e098d4f1cb21677e86e87a1147db31ed2a9/src/org/jchdl/model/gsl/operator/arithmetic 阅读全文

posted @ 2018-10-22 21:30 wjcdx 阅读(403) 评论(0) 推荐(0) 编辑

jchdl - GSL实例 - LogicalLeft

摘要： https://mp.weixin.qq.com/s/WNm4bLWzZ0oWHWa7HQ6Y6w 逻辑左移，继承自Shifter类。只需要实现shift方法即可。参考链接 https://github.com/wjcdx/jchdl/blob/edcc3e098d4f1cb21677e86e87 阅读全文

posted @ 2018-10-22 21:29 wjcdx 阅读(154) 评论(0) 推荐(0) 编辑

jchdl - GSL实例 - Shifter

摘要： https://mp.weixin.qq.com/s/ngQji-xi4FCCbL_2ihUi_A Shifter是移位节点的父类，定义了输入输出线，但是没有定义具体的移位方式，这个留给子类去实现。参考链接 https://github.com/wjcdx/jchdl/blob/edcc3e098 阅读全文

posted @ 2018-10-22 21:28 wjcdx 阅读(155) 评论(0) 推荐(0) 编辑

jchdl - GSL实例 - Concat

摘要： https://mp.weixin.qq.com/s/oJY6Xj9_oM1gSmvH_dHkJg Concat节点把多根输入线线组合成一排线输出。参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/ope 阅读全文

posted @ 2018-10-22 19:40 wjcdx 阅读(137) 评论(0) 推荐(0) 编辑

jchdl - GSL实例 - Assign

摘要： https://mp.weixin.qq.com/s/MtHR3iolPd5VQq6AUE-JPg Assign是一个节点，把输入线直接赋值给输出线。在转换成Verilog时，这种类型的节点会直接单独处理。参考链接 https://github.com/wjcdx/jchdl/blob/maste 阅读全文

posted @ 2018-10-22 19:39 wjcdx 阅读(179) 评论(0) 推荐(0) 编辑

2018年10月18日

Verilog - ABS代码重构

摘要： https://mp.weixin.qq.com/s/-KUviTzO3Hdir_mI57L24g 从形式和语义两个层面，来扣一下ABS这段代码。目的在于：在不降低通用性、不增加复杂度的情况下，提升可读性。 module ABS #( parameter DATA_WIDTH = 8 ) ( in 阅读全文

posted @ 2018-10-18 20:56 wjcdx 阅读(1168) 评论(0) 推荐(0) 编辑

技术之一

公告