摘要：
https://mp.weixin.qq.com/s/ST8q-VWOT47kcYg10-4AQw 实现一个简单的内存模块，匹配MOS6502 CPU使用。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl 阅读全文
摘要：
https://mp.weixin.qq.com/s/nMxYVC2djk7DdAforerZPA 使用jchdl RTL实现MOS6502 CPU的ALU。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rt 阅读全文
摘要：
https://mp.weixin.qq.com/s/jLUz757FQZjMEYzYb2AIww MOS6502是简单，但是曾经相当流行的一款CPU。网上有很多模拟程序可供学习使用。这里使用一个较为精简的Verilog项目，介绍MOS6502这款CPU的运行机制，然后使用jchdl进行模拟。 参考 阅读全文
摘要：
https://mp.weixin.qq.com/s/PQIPkDymvcGc_re8ux50vA 结构体可以嵌套使用。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/And2/And2 阅读全文
摘要：
https://mp.weixin.qq.com/s/qTgeBF9N0mx5UK3xWDb3jg jchdl对Verilog做了增强，增加了用户自定义结构体类型。使用自定义结构体，可以对输入和输出接口进行分类，并简化模块输入输出接口的定义。 参考链接 https://github.com/wjcd 阅读全文
摘要：
https://mp.weixin.qq.com/s/j4zLmjKgau2vRXVNfm0SIA 带进位的加法。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/Adder4Carry. 阅读全文
摘要：
https://mp.weixin.qq.com/s/xtvMj5f-Uvx3vesVnH0P_A 计数器。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/Counter4.java 1 阅读全文
摘要：
https://mp.weixin.qq.com/s/9S29BCTcJfbpR62ALjSidA 加法器。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/Adder4.java 1.创 阅读全文
摘要：
https://mp.weixin.qq.com/s/OmQRQU2mU2I5d-qtV4PAwg 二选一输出。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/Mux.java 1.创建 阅读全文
摘要：
https://mp.weixin.qq.com/s/p4-379tBRYKCYBk8AZoT8A 输入两组线相与，结果输出到寄存器。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/An 阅读全文