技术之一

摘要： https://mp.weixin.qq.com/s/36jreQGpDLCCNfmUwI34lA 模块接口有三种方向：Input/Output/Inout。Chisel在声明模块接口的时候，也需要提供这些信息。 参考链接： https://github.com/freechipsproject/c 阅读全文

摘要： https://mp.weixin.qq.com/s/Y26N5P4XOr5e3uyi5XQY-w 不同于Verilog，Chisel中Wire和Reg并不是数据类型，而是数据容器，作为数据的一个特征而存在。 Wire和Reg作为数据容器，只是标识了变量是否可以存值这一个特征。但这不是数据类型的主要 阅读全文

摘要： https://mp.weixin.qq.com/s/rXYqiZKuBpAYL8R94zxgRA Chisel允许用户根据需要，把基本数据类型组合成为复合数据类型使用。如C语言里面的结构体，这样可以极大的简化Verilog中输入输出接口的声明和使用。 复合数据类型相关的类如下： ​​ 其中： 1. 阅读全文

摘要： https://mp.weixin.qq.com/s/bSrM-wLRn7O_75xYKeoaEQ Chisel中的基本数据类型，不是Verilog中的Wire和Reg。Wire和Register只是数据的容器，而非数据本身。所以Chisel中的数据类型抽象层次更高一些，更关注数据的行为和组织形式的 阅读全文

摘要： https://mp.weixin.qq.com/s/uiW4k4DeguvYsG8LhHk2Ug 介绍Chisel3中基本数据类型的字面量的写法，及其背后的实现机制，也就是Scala隐式规则。 参考链接： https://github.com/freechipsproject/chisel3/wi 阅读全文

摘要： https://mp.weixin.qq.com/s/KqyklKrPLtPm38sftMYlHA 1. 使用Maven获取库 Chisel相关的库基本上都可以使用Maven获取到（https://mvnrepository.com/artifact/edu.berkeley.cs）： ​​ 其中C 阅读全文

摘要： https://mp.weixin.qq.com/s/gssjiiPW6zUzKwCFZdNduw 1. 使用Intellij IDEA创建Scala项目 Chisel项目，就是构建Scala项目。Intellij IDEA支持使用Maven等多种方式构建Scala项目： ​​ ​​ 这里选择Mav 阅读全文

摘要： https://mp.weixin.qq.com/s/mIexKCFA1MQNOl4M_iVkjg ​​ 1. 官方网站 https://chisel.eecs.berkeley.edu/ 2. Wiki https://github.com/freechipsproject/chisel3/wik 阅读全文

摘要： https://mp.weixin.qq.com/s/H2UBmZa9fpM6_FM2_MucTQ 实现一个SoC作为顶层模块，包含Cpu、Mem两个子模块，并驱动运行。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/mo 阅读全文

摘要： https://mp.weixin.qq.com/s/OguQKMU64GGdinCJjgyeKw 实现MOS6502 CPU，主要是实现状态机。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/exam 阅读全文