技术之一

摘要： https://mp.weixin.qq.com/s/5oAwH3scumARzPidRBfG2w 带锁多入单出仲裁器，输出会被锁定指定的时钟周期。 参考链接： https://github.com/freechipsproject/chisel3/blob/master/src/main/scal 阅读全文

摘要： https://mp.weixin.qq.com/s/GcNIFkHfa0gW0HKkKvHZEQ 循环优先级（Round Robin）仲裁器。 参考链接： https://github.com/freechipsproject/chisel3/blob/master/src/main/scala/ 阅读全文

摘要： https://mp.weixin.qq.com/s/7Y23gV6yPvtmvKHTo2I8mw 基于ReadyValid接口实现的多入单出仲裁器。 参考链接： https://github.com/freechipsproject/chisel3/blob/master/src/main/sca 阅读全文

摘要： https://mp.weixin.qq.com/s/vlyOIsQxR6bCqDDMtRQLLg 实现队列模块，先入先出（FIFO）。 参考链接： https://github.com/freechipsproject/chisel3/blob/master/src/main/scala/chis 阅读全文

摘要： https://mp.weixin.qq.com/s/g7Q9ChxHbAQGkbMmOymh-g ReadyValid通信接口。通信的双方为数据的生产者（Producer）和消费者（Consumer）。 通信协议： 1. Producer有数据要发送，则把Valid位置位为1； 2. Consum 阅读全文

摘要： https://mp.weixin.qq.com/s/WeFesE8k0ORxlaNfLvDzgg 流水线，用于添加延迟。 参考链接： https://github.com/freechipsproject/chisel3/blob/master/src/main/scala/chisel3/uti 阅读全文

摘要： https://mp.weixin.qq.com/s/L5eAwv--WzZdr-CfW2-XNA Chisel提供的Valid接口。如果valid为置1，则表明输出的bits有效；反之，则输出无效。 参考链接： https://github.com/freechipsproject/chisel3 阅读全文

摘要： https://mp.weixin.qq.com/s/tDpUe9yhwC-2c1VqisFzMw 演示如何使用状态机。 参考链接： https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/solutions/Ve 阅读全文

摘要： https://mp.weixin.qq.com/s/5lcMkenM2zTy-pYOXfRjyA 演示如何使用switch/is来实现状态机。 参考链接： https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/ 阅读全文

摘要： https://mp.weixin.qq.com/s/e8vJ8claauBtiuedxYYaJw 实现可以动态索引的表。 参考链接： https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/examples/Tb 阅读全文