摘要：
https://mp.weixin.qq.com/s/PQIPkDymvcGc_re8ux50vA 结构体可以嵌套使用。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/And2/And2 阅读全文
摘要：
https://mp.weixin.qq.com/s/qTgeBF9N0mx5UK3xWDb3jg jchdl对Verilog做了增强，增加了用户自定义结构体类型。使用自定义结构体，可以对输入和输出接口进行分类，并简化模块输入输出接口的定义。 参考链接 https://github.com/wjcd 阅读全文