摘要：
这几天看了下SystemC，发现与jchdl相似的地方，或者jchdl与之相似的地方。 但总体而言： 1. jchdl的模型更简单，更清晰； 2. jchdl还有一些建模需要的工具需要补充，比如: inout port, RTL需要增加logic以支持四值逻辑，再者jchdl要考虑如何实现sal或者 阅读全文
摘要：
https://mp.weixin.qq.com/s/_9UsgUQv-MfLe8nS938cfQ Verilog中的数据类型（Data Type）是分散的，缺少一个复合数据类型：把多个wire, reg组合到一起成为一个新的类型。 如C语言里面的结构体（struct），SystemVerilog已 阅读全文