2018年9月11日
jchdl - RTL Value Propagation
摘要： https://mp.weixin.qq.com/s/2_0yQYdHlSQzPw7vX7NuHA ​​ 因为建模方式的不同，RTL值的传播不同于GSL值的传播。 jchdl GSL模型的信息较多，知道Port的upstream Port和downstream Ports，也就是知道值的变化从哪里传 阅读全文
posted @ 2018-09-11 11:26 wjcdx 阅读(197) 评论(0) 推荐(0) 编辑
jchdl - RTL Module
摘要： https://mp.weixin.qq.com/s/Sr4ffU4TPPoUJpdInwWd6w ​​ jchdl Module类在概念上对应Verilog的module，作为所有用户自定义模块的父类。 所有用户创建的节点，必须继承Module类。Module为用户创建模块提供了很多支持方法，但把 阅读全文
posted @ 2018-09-11 11:25 wjcdx 阅读(258) 评论(0) 推荐(0) 编辑
jchdl - RTL Block
摘要： https://mp.weixin.qq.com/s/pR6b6i98P9dRU8bhZkKaww 观察Verilog代码可以发现，对逻辑的描述中都是assign和always代码块。这正对应了硬件电路中的一个个并行电路模块。 参考Verilog，jchdl支持Assign和Always两种bloc 阅读全文
posted @ 2018-09-11 11:24 wjcdx 阅读(246) 评论(0) 推荐(0) 编辑
jchdl - RTL Event
摘要： https://mp.weixin.qq.com/s/P9uoJwIYdM-mbiR9WCtJCg hardware modeling基于事件驱动模型，RTL中定义了多种事件。 jchdl 参考了Verilog中的事件类型。 ​​ 一. PosEdgeEvent 上升沿事件。对应Verilog中的p 阅读全文
posted @ 2018-09-11 11:23 wjcdx 阅读(148) 评论(0) 推荐(0) 编辑
jchdl - RTL Data Types
摘要： https://mp.weixin.qq.com/s/hWYW1Bn WhpwVu2e98qA 一. Bit ​​ 类结构如下： ​​ 主要属性： value: bit的值，只支持0,1， 分别为 Bit.BIT_0 和 Bit.BIT_1； 主要方法： 构造方法 Bit(): 创建一个Bit，值为 阅读全文
posted @ 2018-09-11 11:22 wjcdx 阅读(192) 评论(0) 推荐(0) 编辑
jchdl - RTL
摘要： https://mp.weixin.qq.com/s/gNN2eiJnr9N02xdZVQceDQ ​​ 相较于GSL层对物理连接的建模，RTL层提高了一个抽象层次： 把物理的触发器提取为抽象的寄存器数据类型，简化了从触发器中存取值的操作。 把物理的门和开关原语的逻辑，提取为操作符号& | ~等，甚 阅读全文
posted @ 2018-09-11 11:20 wjcdx 阅读(212) 评论(0) 推荐(0) 编辑