2018年9月5日
HDL-数字电路建模的要点
摘要： https://mp.weixin.qq.com/s/tEDMWf1gk0e7u4hIWKM9bQ ​​ 一. 拓扑 数字电路的拓扑抽象出来之后比较简单，就是线（Wire）和开关（Switch），门（Gate）也由开关组成。 线多了之后，看上去像网，所以Verilog里面的wire的Data Typ 阅读全文
posted @ 2018-09-05 23:53 wjcdx 阅读(532) 评论(0) 推荐(0) 编辑
Chisel3-创建工程并转换为Verilog代码
摘要： https://mp.weixin.qq.com/s/ie0R3v60IcrI6beTXHrgSg 基于Intellj IDEA+Scala插件模式开发 因为Chisel内嵌于Scala，所以Chisel3的项目实际上是Scala的项目，构建使用sbt。 下面使用官方网站上面的例子Adder，创建第 阅读全文
posted @ 2018-09-05 23:18 wjcdx 阅读(4393) 评论(0) 推荐(0) 编辑
概念辨析-Description Language还是Description Library？
摘要： https://mp.weixin.qq.com/s/p7eyD6GkniFGHrnr8t2SZQ 概念辨析-Description Language还是Description Library？ 一. Language的概念 Verilog, standardized as IEEE 1364, i 阅读全文
posted @ 2018-09-05 10:00 wjcdx 阅读(421) 评论(0) 推荐(0) 编辑
概念辨析-Hardware Description还是Hardware Developing?
摘要： https://mp.weixin.qq.com/s/j4Ndo1R4Go9IaGbhE_nsTg Verilog, standardized as IEEE 1364, is a hardware description language (HDL) used to model electroni 阅读全文
posted @ 2018-09-05 09:59 wjcdx 阅读(272) 评论(0) 推荐(1) 编辑