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介绍util中定义的注解（Annotations）。
1. Annotation
注解提供一些信息，供后续阶段使用。
之前在使用chisel生成verilog的时候，会同时生成后缀为".anno.json"的文件，里面存放的即是注释信息。
2. SRAMAnnotation
注释SRAM的信息，包括：地址宽度、名称、数据宽度、深度、描述信息、写掩码颗粒度等信息。
3. InterruptsPortAnnotation
注释一组中断信息。包括：名称、中断序号。
4. GlobalConstantsAnnotation
注释一个全局变量的信息。
5.GlobalConstantsChiselAnnotation
注释一个全局变量的信息。
6. ParamsAnnotation
注释一组参数信息。
7. ParamsChiselAnnotation
8. AddressMapAnnotation
注释地址映射信息。
9. TLToAXI4IdMapAnnotation
注释TLToAXI4IdMapEntry信息。
10. RetimeModuleAnnotation
注释retime信息。
11. SlaveAddressMapChiselAnnotation
注释地址集合、资源访问权限信息。
12. TopLevelPortAnnotation
注释顶层端口信息。
13. ResetVectorAnnotation
注释复位向量信息。
14. Annotated
用于提供统一的注释方法入口。
15. DontTouch
混入这个特征的类或者实例的端口是untouchable。
16. ShouldBeRetimed
为混入该特征的RawModule添加Retime注释。
17. RegFieldDescMappingAnnotation
为寄存器添加注释。
18. InterruptsPortAnnotation
19. GenRegDescsAnno
用于生成寄存器描述的注释。
