摘要： PRIM_MODE[3:0]:0101 : HDMI-COMP 暂时不知道为啥这样设置.VID_STD[5:0]:001010 : Input Video:PR 1x1 525p,Output Resolution:720 x 480p Input Video:PR 1x1 525p,就是480p,不论PAL,还是NTSC;可以用示波器求证;1.即将信源调整为HDMI480P,测量HS_Freq=31.4688KHz,VS_Freq=59.9406Hz;2.LinesPerFrame=(1/VS_Freq)/(1/HS_Freq)=525;3.示波器观察LinesOfVS_Blanking=6 阅读全文

摘要： quaruts ii在10.0以后的版本和9.0以前的版本有较大差异, 详细差异bingo 博客中已经有文章详细说明了.我在这儿记录菜鸟本人使用quartus ii 10.0是遇到的问题:Q: 怎么在quartusii 10.0界面右侧task栏找不到RTL了?A:tools -> netlist viewers -> RTL viewer 阅读全文

摘要： http://www.cnblogs.com/crazybingo/archive/2011/07/26/2117105.htmla. 11.0_quartus_windows.exe :Quartus II 软件b. 11.0_devices_windows.exe :Quartus II 硬件库c. 11.0_modelsim_ase_windows.exe :Altera Modelsim 仿真软件上面3个软件下载地址:ftp://ftp.altera.com/outgoing/release/(双击,网页显示,选中点击右键,属性中复制地址,此时迅雷就会来了)破解:http://www. 阅读全文

摘要： quartus ii 10.0(32bit)和modelsim-altera 6.5eError: Can't launch the ModelSim-Altera software -- the path to the location of the executables for the ModelSim-Altera software were not specified or the executables were not found at specified path.Tools -> Options -> General -> EDA Tool Opti 阅读全文

摘要： 其实到现在还不明白外什么ADV7842 H/W UG.pdf上写可以配置成8-bit SDR ITU-656 mode，但是即使配成这样的输出模式，但输出的视频不符合ITU-656 mode；用示波器测量，HS-blanking：6lines，VS就只能估算了。这是不要气馁，继续往下走，看看yuv4:2:2/2byte对不对，否则绝对不可饶恕adi。但示波器的显示面板就那么大一点，这么办：好办法当然有，用示波器后面的USB做二次开发，可以的;上他官网看看就行了；在这肯定不用这个办法了；这儿的方法是：1.测出P-CLK的时钟2.量出HS.active的长度3.估算得到：pixel_cnt/lin 阅读全文

摘要： 参照bt656-ADV7842_7511-hdmi.txt配置hdmi.(http://ez.analog.com/message/43148#43148)1.其中仅仅把40 03 00 ; 8-bit SDR ITU-656 mode (本方案所需要的)2.;40 00 00 //明明规格书上说VID_STD[5:0]和PRIM_MODE[3:0]配合使用，但不知道为啥上面官方文档也不是用该寄存器, 该寄存器的作用是:Sets the expected video standard and desired oversampling mode.（see H/W UG.pdf p46）3.40 阅读全文

摘要： 1.对付异步时钟先看看 大牛 的博客文章http://blog.chinaaet.com/detail/21533.htmlhttp://blog.chinaaet.com/detail/21534.html还有特权的书中也讲的很详细得出:方法1:使用系统时钟(一般频率最高)管理异步时钟; 使用最高时钟打慢"几拍"，便实现了与最高时钟的同步; 但是打一拍 还是打两拍? 暂时不知道.方法2: 将异步输入时钟转换成使能时钟. 阅读全文

摘要： 1. handbook:Cyclone II devices provide a global clock network and up to fourphase-locked loops (PLLs). The global clock network consists of up to 16global clock lines that drive throughout the entire device. The global clocknetwork can provide clocks for all resources within the device, such asinput 阅读全文

摘要： DUT:design under testDFF:上升沿触发扇出:全局时钟网络 阅读全文

摘要： http://blog.sina.com.cn/s/blog_677db1cb0100phtb.html以下内容译自Quartus II Version 7.0 Handbook， Volume 3：Verification的6-28：Clock Analysis部分。ripleTimeQuest静态时序分析的对象包括：寄存器和寄存器之间的路径、I/O之间、I/O和寄存器之间的路径、异步复位和寄存器之间的路径。TimeQuest根据Data Arrival Time和Data Required Time计算出时序余量（Slack）。当时序余量为负值时，就发生了时序违规（Timing Viola 阅读全文