摘要： http://blog.sina.com.cn/s/blog_677db1cb0100phtb.html以下内容译自Quartus II Version 7.0 Handbook， Volume 3：Verification的6-28：Clock Analysis部分。ripleTimeQuest静态时序分析的对象包括：寄存器和寄存器之间的路径、I/O之间、I/O和寄存器之间的路径、异步复位和寄存器之间的路径。TimeQuest根据Data Arrival Time和Data Required Time计算出时序余量（Slack）。当时序余量为负值时，就发生了时序违规（Timing Viola 阅读全文

摘要： http://blog.sina.com.cn/s/blog_677db1cb0100pht1.html以下内容译自Quartus II Version 7.0 Handbook， Volume 3：Verification的6-13：Timing Analysis Overview部分。ripleTimeQuest需要读入布局布线后的网表才能进行时序分析。读入的网表是由以下一系列的基本单元构成的：riple1. Cells：Altera器件中的基本结构单元。LE可以看作是Cell。riple2. Pins：Cell的输入输出端口。可以认为是LE的输入输出端口。注意：这里的Pins不包括器件的 阅读全文

摘要： 使用TimeQuest时序分析器发布时间：2011-05-02 23:29:33技术类别：CPLD/FPGAhttp://bbs.ednchina.com/BLOG_ARTICLE_2033927.HTM 本文由本人原创翻译于ALTERA的官网上Educational_Materials->Digital_Logic->Tutorials->Timing_Analysis_Tutorials下一篇名为UsingTimeQuest Timing Analyzer的文章，个人觉得ALTERA官网上很多教程都很不错，有机会可以锻炼下专业英语水平，随便也可以把这些不错的教程和大家分享 阅读全文

摘要： (转)Altera对应的时序概念http://www.cnblogs.com/qiweiwang/archive/2010/11/20/1882628.htmlAltera对应的时序概念 下面主要介绍Altera对应的这些时序概念和约束方法。 前面首先介绍的第一个时序概念是周期（Period），这个概念是FPGA/ASIC通用的一个概念，各方的定义相当统一，至多是描述方式不同罢了，所有的FPGA设计都首先要进行周期约束，这样做的好处除了在综合与布局布线时给出规定目标外，还能让时序分析工具考察整个设计的Fmax等。Abstractfmax是讨论timing最基本的概念，本文記下Altera对于f 阅读全文