摘要：
关键名词解释： + 编译单元（compilation unit）：SystemVerilog 源代码的集合
+ 编译单元域（compilation unit scope）：即编译单元的本地范围，包含其他空间之外的所有声明 SystemVerilog有8个命名空间，其中两个为全局，两个为编译单元域... 阅读全文
摘要：
在Verilog中，参数化模块被广泛应用。参数可重新定义保证模块的可配置性及可复用性。但是，函数及任务并无法像模块一样被参数化，减弱了Verilog的描述化能力。 SystemVerilog提供了一种方式解决上述限制，在参数化的类（class）中使用静态（static）函数/任务。调用函数/任务时... 阅读全文