数字电路设计 中端，后端常用缩写
DC ：Design Compiler，synopsys的一种综合工具，将RTL综合成网表(netlist)
DCG：DC-Graphical
1、起首简略的讲，DCG包括DCT所有fearture，DCT包括DC所有fearture，固然有一些DC的fearture在DCT和DCG中已不再实用，好比wire_load_model的设置。
2、从库的角度来看，DCT/DCG比拟DC多了physical library的设置。DCG比拟DCT又多了对layer,congestion相干的设置。
3、DCT的涌现重要是处理DC的时序模子中，wire_load_model误差过大的成绩，使得DCT在综合的时刻可以加倍准确斟酌path中线延时，并联合加倍精确的path的时序情形停止优化。而DCG重要是在DCT的基本上处理堵塞成绩，更好的结构布线。
4、DCT/DCG比拟DC都须要输出物理束缚。平日是经由过程ICC做floorplan以后的def文件中抽取物理束缚信息。今朝来看经由过程物理束缚敕令，编写物理束缚已成为鸡肋，重要缘由，这个阶段很难经由过程敕令准确的表 述block的结构布线信息。
DRC：Design Rule Check ,设计规则检查
LEC： Logic Equality check ，逻辑等价检查，保证网表与RTL的一致性
CDC ：Cross Clock Domain，跨时钟域检查
SI ：Signal Integrality，信号完整性
crosstalk：近 距离 平 行走线之间的互相干扰，解决方法：插buffer、增加间距
detour：走线绕道(拐弯)，主要解决congestion(拥挤)问题，通常奇数层走竖线，偶数层走横线，要打通孔来达成detour
ECO：Engineer Changing Order，手动修改电路。可以大致分为logic ECO和physical ECO,前者主要是修改或者改进电路的逻辑功能，后者是修改电路的物理实现以满足各种约束要求。通常在数字IC设计实现中所讲的ECO主要是指Timing ECO和Function ECO。前者主要是指在timing signoff阶段，为了实现PPA而进行的timing fixing。后者是指为了修改电路功能而进行的功能改动
OCV:On Chip Variation
DRV : Design Rule violation
