02 2016 档案
摘要：verilog的testbench中#time的单位是纳秒~ 看下面这段代码 // Wait 100 ns for global reset to finish #100;
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摘要：if...else 之间的多条语句不用大括号而用begin...end
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摘要：在设计中，输入信号一般来说你是不知道上一级是寄存器输出还是组合逻辑输出，那么对于本级来说就是一根导线，也就是wire型。而输出信号则由你自己来决定是寄存器输出还是组合逻辑输出，wire型、reg型都可以。但一般的，整个设计的外部输出（即最顶层模块的输出），要求是寄存器输出，较稳定、扇出能力也较好。
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摘要：http://wenku.baidu.com/link?url=YSPIbovlxzJCYnSXwkTW5wJ9W_mhGt8k5LyWsr38lYPp8MOW6ZP2kT7LTe9ZcmWiifuJia3i3aTvNQCckvmLtPzIJDjaWmirPqNRJXej8Wm
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摘要：ISE 约束文件的基本操作1．约束文件的概念 FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NC
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摘要：在verilog中,循环移位操作应该这样进行 led <= {led[6:0],led[7]}; //循环移位操作
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摘要：请移步链接http://blog.csdn.net/glowu/article/details/7516071查看
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