2021年12月25日
基于FIFO实验仿真测试 输入数据是8位宽，FIFO位宽是16位，练习思路
摘要： 设计要求：上游模块产生的数据是8位宽， FIFO输入输出而是16位宽的，那么就需要将上游产生的两个8bit数据进行拼接，凑成一个完整的16bit数据，然后再一次写入fifo 上游模块产生两个信号 datat_in[7:0] 和 data_in_vld 给FIFO，在控制FIFO模块中，将利用这两个信 阅读全文
posted @ 2021-12-25 23:21 MyBooks 阅读(949) 评论(1) 推荐(1) 编辑
实验2：基于FPGA + adc7928 + FIFO 缓冲8通道数据 + 通过串口打印到PC机 （串口采样8位通用模式）
摘要： RTL视图： 此次修改了串口模块，和FIFO控制模块。 串口模块：以后遇到FIFO位宽不管是8位 或 16位 或 32位 ，串口模块都可以通用，而不需要根据FIFO的位宽再做相应更改。输入的data_in位宽定义的是8位， 上个“实验1”中data_in是定义16位宽，要连续发送两个8位数据，可参考 阅读全文
posted @ 2021-12-25 16:27 MyBooks 阅读(931) 评论(0) 推荐(1) 编辑