2021年12月15日
FPGA 串口FIFO回环实验（show ahead模式）
摘要： RTL视图 工作流程： （1）、当uart_rxd模块检测到rxd_din信号上有下降沿时，启动uart_rxd计数器器，并准备接收数据，当收完一个完整字节时，产生data_out_vld ，用于通知FIFO准备开始写入FIFO （2）、当FIFO收到din_vld有效信号时，先检测FIFO是否满， 阅读全文
posted @ 2021-12-15 17:12 MyBooks 阅读(845) 评论(0) 推荐(0) 编辑