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好记性不如烂笔头
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2021年7月13日
DDR 布线规范
摘要: 1、DDR3管脚定义 》CK/CK# 全局差分时钟,所有控制和地址输入信号在CK上升沿和CK#的下降沿交叉处被采样,输出数据选通(DQS、DQS#)参考与CK和CK#的交叉点。 》CKE为时钟使能信号,使能(高)和禁止(低)内电路和DRAM上的时钟。由DDR3 SDRAM配置和操作模式决定特定电路被
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posted @ 2021-07-13 18:50 MyBooks
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