摘要：
基于Verilog HDL的数字时钟设计一、实验内容： 利用FPGA实现数字时钟设计,附带秒表功能及时间设置功能。时间设置由开关S1和S2控制，分别是增和减。开关S3是模式选择：0是正常时钟显示；1是进入调分模式；2是进入调时模式；3是进入秒表模式，当进入秒表模式时，S1具有启动和停止功能，S2具有复位归零功能。只有四位数码管，所以没有做万年历，下一步会在这个基础上加入定时闹钟。二、实验板自个制作的实验板，用的是Altera CycloneIII EP3C40Q240C8N。上面的这块板是简单的外围电路，有流水灯、EEPROM、蜂鸣器、MAX3232、拨码开关、开关按键。PS2解码、VGA、A 阅读全文
摘要：
对于FPGA，完全是从零开始学习，简单讲述一下我个人学习FPGA的经历吧：没有开发板的日子。说真的要我掏腰包买开发板觉得是一件非常奢侈的事情。理由1：现成的东西，背后影藏诸多诡异的事情我们是无法体会得到，一切太顺利，不见得是一件好事。理由2：钱诶，物价上涨，工资不涨，挣两个钱不容易，得慎重啊。没有开发板也不能阻止我向前学习的脚步。那只能先买本夏宇闻的Verilog HDL的书看了或到网上下载电子书都可以，边看边学习边仿真，说到仿真，我又开始去学习Modelsim，如何在ModelSim SE中添加Altera的仿真库，如何利用ModelSim功能仿真和时序仿真。花一两个晚上的时间就可以学会。精 阅读全文